JPH0210912A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH0210912A JPH0210912A JP63161468A JP16146888A JPH0210912A JP H0210912 A JPH0210912 A JP H0210912A JP 63161468 A JP63161468 A JP 63161468A JP 16146888 A JP16146888 A JP 16146888A JP H0210912 A JPH0210912 A JP H0210912A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- data
- time
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000012795 verification Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップフロップ回路、特に、セットアツプタ
イムおよびホールドタイムを考慮せずに論理回路網が設
計された場合でも誤動作を生じないフリップフロップ回
路に関する。
イムおよびホールドタイムを考慮せずに論理回路網が設
計された場合でも誤動作を生じないフリップフロップ回
路に関する。
第５図は従来のフリップフロップ（以下Ｆ／Ｆという）
回路の一例を示す回路図である。
回路の一例を示す回路図である。
第５図においてＤはデータ、ＣＫはクロック。
Ｓはセット、Ｒはリセット信号である。このＦ／Ｆ回路
は第６図に示す動作を行う。この回路においてデータが
一定でクロックのみ変化する場合であれば、確実にＦ／
Ｆはデータを読み込み出力は定まる。
は第６図に示す動作を行う。この回路においてデータが
一定でクロックのみ変化する場合であれば、確実にＦ／
Ｆはデータを読み込み出力は定まる。
従来のＦ／Ｆ回路は、回路の仕様により、データとクロ
ックが同時には変化しないタイミングで入る場合と競合
タイミングで入力される場合があるわけで上述した回路
構成ではデータとクロックが競合するタイミングで入力
された場合、出力は不定となり誤動作を引き起こす原因
となっていた。
ックが同時には変化しないタイミングで入る場合と競合
タイミングで入力される場合があるわけで上述した回路
構成ではデータとクロックが競合するタイミングで入力
された場合、出力は不定となり誤動作を引き起こす原因
となっていた。
第７図に示すように、クロックが入力される直前でデー
タを変化させる場合、クロックの変化時刻からある一定
の時間以内にデータを変化させてはならない。この時間
をセットアツプ時間ｔ。ｔの呼んでいる。したがってタ
ロツクの変化時刻を基準としてこの時間よりも以前にデ
ータが変化しておればデータは確実に読み込まれるが、
このセットアツプ時間ｔ。ｔが短いと出力は不定となる
可能性がある。
タを変化させる場合、クロックの変化時刻からある一定
の時間以内にデータを変化させてはならない。この時間
をセットアツプ時間ｔ。ｔの呼んでいる。したがってタ
ロツクの変化時刻を基準としてこの時間よりも以前にデ
ータが変化しておればデータは確実に読み込まれるが、
このセットアツプ時間ｔ。ｔが短いと出力は不定となる
可能性がある。
また第８図に示すように、クロックが入力される直後に
データを変化させる場合これもクロック変化時刻からあ
る一定時間内にデータを変化させてはならなく、その時
間をホールドタイムｊｈｏｌｄと呼んでいる。したがっ
てクロックの変化時刻を基準としてこの時間経過後にデ
ータが変化すれば、データは確実に読み込まれるが、こ
のホールド時間が短いと出力は不定となる可能性があっ
た。
データを変化させる場合これもクロック変化時刻からあ
る一定時間内にデータを変化させてはならなく、その時
間をホールドタイムｊｈｏｌｄと呼んでいる。したがっ
てクロックの変化時刻を基準としてこの時間経過後にデ
ータが変化すれば、データは確実に読み込まれるが、こ
のホールド時間が短いと出力は不定となる可能性があっ
た。
すなわち、データとクロックが競合タイミングで入力さ
れると出力は不定となり、誤動作を起こすので、回路設
計上、もしくは実使用上、タイミングを考慮する必要が
あるという欠点があったつ本発明の目的は、実使用上ク
ロックとデータが競合タイミング状態で使用されてもデ
ータが変化する時刻の前後わずかの時間すなわちセット
アツプ時間とホールド時間の和の間は、クロック信号を
無効にすることにより、安定なＦ／Ｆ動作を行なわせる
ことができるＦ／Ｆ回路を提供することにある。
れると出力は不定となり、誤動作を起こすので、回路設
計上、もしくは実使用上、タイミングを考慮する必要が
あるという欠点があったつ本発明の目的は、実使用上ク
ロックとデータが競合タイミング状態で使用されてもデ
ータが変化する時刻の前後わずかの時間すなわちセット
アツプ時間とホールド時間の和の間は、クロック信号を
無効にすることにより、安定なＦ／Ｆ動作を行なわせる
ことができるＦ／Ｆ回路を提供することにある。
本発明のＦ／Ｆ回路は、データ入力とクロック入力が競
合するタイミングで入力されるフリップフロップ回路を
有する論理回路において、前記フリップフロップのクロ
ックに正規のクロック信号とは異なる複数のパルス発生
回路を具備し、前記複数のパルス発生回路のクロックに
は正規のタロツク信号と正規のデータ信号が独立に供給
され前記パルス発生器の出力信号を正規クロック信号と
ともに前記フリップフロップ回路に供給することから構
成される。
合するタイミングで入力されるフリップフロップ回路を
有する論理回路において、前記フリップフロップのクロ
ックに正規のクロック信号とは異なる複数のパルス発生
回路を具備し、前記複数のパルス発生回路のクロックに
は正規のタロツク信号と正規のデータ信号が独立に供給
され前記パルス発生器の出力信号を正規クロック信号と
ともに前記フリップフロップ回路に供給することから構
成される。
次に本実施例について図面を用いて説明する。
第１図は本発明の第１の実施例を示す回路図である。
本実施例は従来例の回路において、データ信号を新たに
設けた２つのＦ／Ｆのクロック入力に同″相と逆相で入
力させる。そしてこの２つのＦ／Ｆのζ−出力のＡＮＤ
をとるとともに自身のリセットも接続し、かつこのＡＮ
Ｄ出力をさらに既存のクロック信号とＡＮＤをとり、既
存のＦ／Ｆ回路のクロック入力に接続させ、またクロッ
クが１つ入ると、ある時間、クロック信号を無効たする
ためのＦ／Ｆをさらに設けたもので、他の点については
従来例の回路と同様である。
設けた２つのＦ／Ｆのクロック入力に同″相と逆相で入
力させる。そしてこの２つのＦ／Ｆのζ−出力のＡＮＤ
をとるとともに自身のリセットも接続し、かつこのＡＮ
Ｄ出力をさらに既存のクロック信号とＡＮＤをとり、既
存のＦ／Ｆ回路のクロック入力に接続させ、またクロッ
クが１つ入ると、ある時間、クロック信号を無効たする
ためのＦ／Ｆをさらに設けたもので、他の点については
従来例の回路と同様である。
次に、第１の実施例の動作について説明する。
まずデータ信号Ｄ１を”Ｌ”から“°Ｈ゛°へ変化させ
るとＦ／Ｆ２のタロツクをたたき（−はＬ ＩＩとなり
自身のリセット入力にも入っておりＦ／Ｆ２はリセット
され出力ＱはまたＨ゛′となる。
るとＦ／Ｆ２のタロツクをたたき（−はＬ ＩＩとなり
自身のリセット入力にも入っておりＦ／Ｆ２はリセット
され出力ＱはまたＨ゛′となる。
一方Ｆ／Ｆ３のクロックはたたかれないため算−はずつ
と“Ｈ”のままである。このため、ＡＮＤゲート７の出
力はＨ”から“Ｌ°゛さらに“Ｈ”へと変化する。した
がってＡＮＤゲート７の出力が“Ｌ ”状態にあるとき
は、タロツク信号が入ったとしてもこれは無効となる。
と“Ｈ”のままである。このため、ＡＮＤゲート７の出
力はＨ”から“Ｌ°゛さらに“Ｈ”へと変化する。した
がってＡＮＤゲート７の出力が“Ｌ ”状態にあるとき
は、タロツク信号が入ったとしてもこれは無効となる。
また同様にデートＤ１がＨがらＬに変化した場合は、Ｆ
／Ｆ３の（−が“Ｈ”から“Ｌ ”さらに“Ｈ″′に変
化し、Ｆ／Ｆ２の出力（−はＨ”のままであるからＡＮ
Ｄゲート７の出力も“Ｈ′から“Ｌ ＩＩさらに°゛Ｈ
′′へ変化する。よってＡＮＤゲート７の出力が゛Ｌ″
状態にあるときは、クロック信号は無効となる。
／Ｆ３の（−が“Ｈ”から“Ｌ ”さらに“Ｈ″′に変
化し、Ｆ／Ｆ２の出力（−はＨ”のままであるからＡＮ
Ｄゲート７の出力も“Ｈ′から“Ｌ ＩＩさらに°゛Ｈ
′′へ変化する。よってＡＮＤゲート７の出力が゛Ｌ″
状態にあるときは、クロック信号は無効となる。
ここでクロックのパルス幅は普通セットアツプ。
ホールドタイムの幅よりも大きいため第４図に示すよう
に、ダブルクロックになる恐れがある。したがって１つ
のクロックパルスが入れば、クロックの約半周期はパル
スを無効とするためのパルス発生回路をＦ／Ｆ４で構成
している。
に、ダブルクロックになる恐れがある。したがって１つ
のクロックパルスが入れば、クロックの約半周期はパル
スを無効とするためのパルス発生回路をＦ／Ｆ４で構成
している。
すなわちＣＫ１がＬ ＩＩから“Ｈ“になるとＦ／Ｆ４
のクロックをたたきＦ／Ｆ４の出力ｑ−は“Ｈ”から“
Ｌ″となり、自身のリセット入力にも入っているのでＦ
／Ｆ４はリセットされ出力ｑ−はまたＨ”となる。ただ
しクロック信号を無効とするのはＣＫ、が立ち上がって
からセットアツプ、ホールドタイムの和に、さらに最小
パルス幅だけ経過してからとする。
のクロックをたたきＦ／Ｆ４の出力ｑ−は“Ｈ”から“
Ｌ″となり、自身のリセット入力にも入っているのでＦ
／Ｆ４はリセットされ出力ｑ−はまたＨ”となる。ただ
しクロック信号を無効とするのはＣＫ、が立ち上がって
からセットアツプ、ホールドタイムの和に、さらに最小
パルス幅だけ経過してからとする。
これは第３図からもわかるように、Ａ点とＣＫ、とＢ点
の波形のＡＮＤをとるため０点のクロック波形としては
少なくとも最小パルス幅分以上必要である。
の波形のＡＮＤをとるため０点のクロック波形としては
少なくとも最小パルス幅分以上必要である。
第１図に示した経路ａ （ＤＩ〜Ｄ）、経路ｂ（Ｄ１〜
２のＦ／Ｆ〜Ａ点）、経路ｃ （ＤＩ〜３のＦ／Ｆ〜Ａ
点）の遅延時間には、次の関係式を満足する必要がある
。すなわち第３図に示すタイムチャートかられかるよう
に、 ｔ ｐｄａ ｔ ｐｄｂ ｔ ｐｄ７≧ｔｈｏｌｄ
”・・・・（１）ｔ、。＋ｄ＋ｔ−□≦ｔｗ
・・・・・・（２）ｔ ９ｄｂ匈ｔｐｄａ
・・・・・・（３）の関係式が
成立つ。ここでｊ ９ｄａはり、からＤまでの遅延時間
、ｔ ｐｄｂはＤｌからＦ／Ｆ２を経由してＡ点までの
遅延時間、またｔｐｄ７はＡＮＤゲート７の遅延時間で
あり、ｔｐｄｃはり、からＦ／Ｆ３を経由してＡ点まで
の遅延時間である。
２のＦ／Ｆ〜Ａ点）、経路ｃ （ＤＩ〜３のＦ／Ｆ〜Ａ
点）の遅延時間には、次の関係式を満足する必要がある
。すなわち第３図に示すタイムチャートかられかるよう
に、 ｔ ｐｄａ ｔ ｐｄｂ ｔ ｐｄ７≧ｔｈｏｌｄ
”・・・・（１）ｔ、。＋ｄ＋ｔ−□≦ｔｗ
・・・・・・（２）ｔ ９ｄｂ匈ｔｐｄａ
・・・・・・（３）の関係式が
成立つ。ここでｊ ９ｄａはり、からＤまでの遅延時間
、ｔ ｐｄｂはＤｌからＦ／Ｆ２を経由してＡ点までの
遅延時間、またｔｐｄ７はＡＮＤゲート７の遅延時間で
あり、ｔｐｄｃはり、からＦ／Ｆ３を経由してＡ点まで
の遅延時間である。
さらにｔｗはＡＮＤゲート５の遅延時間とＦ／Ｆ２のリ
セットから亙１での遅延時間の和あるいはＡＮＤゲート
６の遅延時間とＦ／Ｆ３のリセットからσ１での遅延時
間の和である。
セットから亙１での遅延時間の和あるいはＡＮＤゲート
６の遅延時間とＦ／Ｆ３のリセットからσ１での遅延時
間の和である。
さらにＣＫ、が立ち上がってからＢ点が立ち下がるのは
ｔｗ＋ｊｗｍ＋。以上の時間が必要となる。
ｔｗ＋ｊｗｍ＋。以上の時間が必要となる。
このｔ□１ｏは、最小パルス幅を示すものである。
第２図は本発明の第２の実施例を示す回路図である。
本実施例はセットアツプとホールド時間の和をＡＮＤゲ
ートとＦ／Ｆ２あるいは３のセットからＱ出力までの遅
延時間で調整している点と、ダブルクロックを防止する
ためのパルス発生回路をＦ／Ｆ４の出力Ｑから自身のセ
ットに入っている点を除けば第１の実施例と同じである
。
ートとＦ／Ｆ２あるいは３のセットからＱ出力までの遅
延時間で調整している点と、ダブルクロックを防止する
ためのパルス発生回路をＦ／Ｆ４の出力Ｑから自身のセ
ットに入っている点を除けば第１の実施例と同じである
。
以上説明したように本発明のＦ／Ｆ回路は、セットアツ
プ、ホールドタイムフリーのＦ／Ｆ回路としてパルス回
路を設けることにより、データとクロックが競合してい
る場合にデータの変化点のエツジを用いてクロック信号
を無効にすることにより誤動作を防止できるという効果
がある。
プ、ホールドタイムフリーのＦ／Ｆ回路としてパルス回
路を設けることにより、データとクロックが競合してい
る場合にデータの変化点のエツジを用いてクロック信号
を無効にすることにより誤動作を防止できるという効果
がある。
したがって第１図のような回路を１つのＦ／Ｆとして登
録しておき、セットアツプ、ホールドタイムを設計時に
見のがしても論理検証で確実にチエツクできるという効
果がある。
録しておき、セットアツプ、ホールドタイムを設計時に
見のがしても論理検証で確実にチエツクできるという効
果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す論理回路図、第２
図は本発明の第２の実施例を示す回路図、第３，４図は
本発明のＦ／Ｆ回路の動作を示すタイムチャート、第５
図は従来の一例を示す回路図、第６図は第５図に示すＦ
／Ｆ回路の動作を示す模式図、第７図はセットアツプ時
間を示すタイムチャート、第８図はホールド時間を示す
タイムチャートである。 １〜４・・・Ｆ／Ｆ、５〜１３・・・ＡＮＤ回路、１４
・・・インバータ回路、 Ｄ・・・データ、ＣＫ・・・クロック、Ｒ・・・リセッ
ト、Ｓ・・・セット、Ｄ＋・・・１のＦ／Ｆのデータ、
ＣＫ。 ・・・１のＦ／Ｆのクロック、ｔｓｅｔ・・・セットア
ツプ時間、ｊｈｏｌｄ・・・ホールド時間、ｔｐｄ、Ｌ
・・・ＤｌからＤまでの遅延時間、ｔ ｐｄｂ・・・Ｄ
、から２のＦ／Ｆを経由してＡ点までの遅延時間、ｔｐ
ｄｃ・・・Ｄｌから３のＦ／Ｆを経由してＡ点までの遅
延時間、ｊ ＋＞ｄ７・・・７ゲートの遅延時間、ｊ
ｗａｉｎ・・・最小パルス幅。
図は本発明の第２の実施例を示す回路図、第３，４図は
本発明のＦ／Ｆ回路の動作を示すタイムチャート、第５
図は従来の一例を示す回路図、第６図は第５図に示すＦ
／Ｆ回路の動作を示す模式図、第７図はセットアツプ時
間を示すタイムチャート、第８図はホールド時間を示す
タイムチャートである。 １〜４・・・Ｆ／Ｆ、５〜１３・・・ＡＮＤ回路、１４
・・・インバータ回路、 Ｄ・・・データ、ＣＫ・・・クロック、Ｒ・・・リセッ
ト、Ｓ・・・セット、Ｄ＋・・・１のＦ／Ｆのデータ、
ＣＫ。 ・・・１のＦ／Ｆのクロック、ｔｓｅｔ・・・セットア
ツプ時間、ｊｈｏｌｄ・・・ホールド時間、ｔｐｄ、Ｌ
・・・ＤｌからＤまでの遅延時間、ｔ ｐｄｂ・・・Ｄ
、から２のＦ／Ｆを経由してＡ点までの遅延時間、ｔｐ
ｄｃ・・・Ｄｌから３のＦ／Ｆを経由してＡ点までの遅
延時間、ｊ ＋＞ｄ７・・・７ゲートの遅延時間、ｊ
ｗａｉｎ・・・最小パルス幅。
Claims (1)
- データ入力とクロック入力が競合するタイミングで入力
されるフリップフロップ回路を有する論理回路において
、前記フリップフロップのクロックに正規のクロック信
号とは異なる複数のパルス発生回路を具備し、該複数の
パルス発生回路のクロックには正規のクロック信号と正
規のデータ信号が独立に供給され該パルス発生器の出力
信号を正規クロック信号とともに前記フリップフロップ
回路に供給することを特徴とするフリップフロップ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161468A JPH0210912A (ja) | 1988-06-28 | 1988-06-28 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161468A JPH0210912A (ja) | 1988-06-28 | 1988-06-28 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210912A true JPH0210912A (ja) | 1990-01-16 |
Family
ID=15735672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161468A Pending JPH0210912A (ja) | 1988-06-28 | 1988-06-28 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210912A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355118A (en) * | 1991-07-11 | 1994-10-11 | Nissan Motor Co., Ltd. | Vehicle collision alert system |
| JP2020165848A (ja) * | 2019-03-29 | 2020-10-08 | ラピスセミコンダクタ株式会社 | ラッチアレイ回路及び半導体集積回路 |
-
1988
- 1988-06-28 JP JP63161468A patent/JPH0210912A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355118A (en) * | 1991-07-11 | 1994-10-11 | Nissan Motor Co., Ltd. | Vehicle collision alert system |
| JP2020165848A (ja) * | 2019-03-29 | 2020-10-08 | ラピスセミコンダクタ株式会社 | ラッチアレイ回路及び半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6507230B1 (en) | Clock generator having a deskewer | |
| KR900005694A (ko) | 트리거 신호에 따른 소정 펄스폭의 펄스 발생회로 | |
| TW478255B (en) | Circuit static timing analysis method using generated clock | |
| JPH06110654A (ja) | データ一致検出回路 | |
| JPH0210912A (ja) | フリップフロップ回路 | |
| JPH0528289A (ja) | レジスタ制御回路 | |
| US4616335A (en) | Apparatus for suspending a system clock when an initial error occurs | |
| JPS60149220A (ja) | 比較装置 | |
| KR960016809B1 (ko) | 트리거 마스킹 기능을 갖는 트리거 신호 발생 회로 | |
| KR970705760A (ko) | 클럭 신호의 논리적인 결합에 의한 전자회로 테스팅 방법, 및 이러한 테스팅용 장치를 구비한 전자회로(A method for testing an electronic circuit by logically combining clock signals, and an electronic circuit provided with facilities for such testing) | |
| ITMI991386A1 (it) | Circuito per realizzaione di un tempo minimo di wake - up nei circuiti logici di wake - up | |
| US5045999A (en) | Multi-function timing sequencer for different speed main storage units | |
| JPS6316276A (ja) | 半導体集積回路 | |
| JP2810713B2 (ja) | タイミング発生装置 | |
| JP2599759B2 (ja) | フリップフロップテスト方式 | |
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| JPH11259554A (ja) | 論理回路のタイミング解析方法ならびに同方法を用いた論理合成システム、及び同方法がプログラムされ記録される記録媒体 | |
| KR0185616B1 (ko) | 씨.피.유 인터페이스 연산회로의 출력레지스터 자동 클리어 회로 | |
| JPH01231420A (ja) | パルス検出回路 | |
| JPH04181186A (ja) | 集積回路のテストモード設定回路 | |
| JPH0158895B2 (ja) | ||
| JPS642247B2 (ja) | ||
| JPS63292719A (ja) | カウンタ回路 | |
| JPH0449883U (ja) | ||
| JPH0446739U (ja) |