JPH0210918A

JPH0210918A - 時変駆動回路

Info

Publication number: JPH0210918A
Application number: JP1057670A
Authority: JP
Inventors: James J Kubinec; ジェイムズ・ジェイ・クービネック
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1988-03-10
Filing date: 1989-03-09
Publication date: 1990-01-16
Also published as: US4877980A; DE68910711D1; DE68910711T2; EP0332301A3; EP0332301A2; ATE97523T1; EP0332301B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景この発明は集積回路に用いられる駆動装置に関し、さら
に詳細には、駆動装置トランジスタを制御するための時
変駆動装置に関する。

この発明によって改良された高速駆動装置は、Ｎチャネ
ルＭＯ８（ＮＭＯＳ）またはＰチャネル（ＰＭＯＳ）駆
動装置トランジスタを含む型式のものであって、デジタ
ル駆動信号によって制御されて、ＮＭＯＳ駆動装置トラ
ンジスタを含む場合は、データバスに供給された電流を
接地するために直ちに分路を作り、またはＰＭＯＳ駆動
装置トランジスタを含む場合は直ちにデータバスを正電
源に短絡する。第１図には、データバス］５に接続され
た典型的なＮＭＯＳ駆動装置トランジスタ１０が示され
る。電圧Ｖ、ａｘの「ハイ」駆動信号ｖＧが駆動装置ト
ランジスタ１０のゲート１０−Ｇに加えられたとき、駆
動装置トランジスタ１０はオンになり、飽和し、こうし
て効果的に接地にバス１５を短絡する。この分路を作る
ことは、バス１５上の論理ゼロ信号に相当する、なぜな
ら、バス１５はローに、（すなわち約０ボルトに）引か
れるからである。分路を作らないとき（すなわち駆動装
置トランジスタ１０が開いているとき）、バス１５上に
正電圧が現われることが可能となり、これは論理「１」
を表わす。駆動装置トランジスタ１０の急速な切換えは
、駆動信号ｖＧからバス１５に接続された装置へのデジ
タル情報の急速な転送を可能にする。

集積回路に用いられる高速高電流バス駆動装置の構造は
物理法則に基礎を置く或る種の制限に遭遇する。データ
バスが駆動装置トランジスタによって接地に短絡される
とき、バス上の電流と電圧の急速な変化、（すなわちロ
ーに駆動された電圧）は、第２図に示されるように、減
衰された振動またはリンギングを生じるが、これは、バ
スに接続された装置の固有に容量性の負荷に結合された
駆動装置トランジスタに接続された導線の固有寄生自己
インダクタンスに起因する。等価なバス回路が第３図に
示されて、装置の導線１６．１８の自己インダクタンス
はインダクタ２０．２２、によって表わされ、容量性負
荷はコンデンサ２４によって表わされている。したがっ
て、このバス回路はＬＣ発振器回路を効果的に形成し、
このＬは導線１６．１８の結合されたインダクタンスで
あり、Ｃは１／（ＬＣ）１１２に関するリンギング周波
数を伴う負荷のキャパシタンスであるが、この周波数は
実際の回路において付加的な要因によって変化する。も
し、振動サイクルの振幅が装置の論理しきい値レベルを
越えれば、この減衰されたリンギングはバス１５に接続
された装置の意図的でないトリガを生じることがある。

この状態は第２図に、時間Ｔにおいて示されているが、
ここでＶｔｈは装置の論理しきい値レベルである。

これら最初の放電過渡電流の影響を排除するために、様
々な方策がなされてきた。これらの方策は駆動装置トラ
ンジスタを通る電流を制限し、それによって、駆動装置
を介してバスに供給された電流の一部だけを接地するた
めに最初に分路を作り、その結果リンギングの振幅を縮
小するものであった。この、駆動装置トランジスタを通
る制限された電流は、バスに供給された全電流を接地す
るために十分な分路を作るのに必要な全電流まで増大さ
れる。それぞれの段で分流された電流の量はバス上に障
害となるリンギングを生じさせるには不十分なように計
算される。

第４ａ図に示された、この方策を実現するために用いら
れる技術は、駆動装置として２つのＭＯＳトランジスタ
２６．２８を並列に用い、トランジスタ２６は、駆動信
号ｖＧの印加の際にバス１５に供給された電流の一部を
接地するために分路を作るだけであり、一方、トランジ
スタ２８はわずかに遅延された駆動信号ＶＧ′の印加の
際にバス１５に供給された残余の電流を接地するために
分路を作る。第４ｂ図は、バス１５に接続された装置に
加えられた電圧（Ｖｏｕｔ）を示す。この先行技術の問
題点は、かなり複雑なデジタル論理ネットワークを設計
し、遅延駆動信号ｖＧ′を供給するためにこれを集積回
路に組込まなければならないことである。また、並列の
駆動装置２６と２８は、バス１５上の２つの別個の電流
サージを避けるために同時に即座にオフとならなければ
ならず、それは関連して、バス１５に接続された装置の
意図的でないトリガを生じるかもしれない。

他の不利な点は、バス上のリンギングの程度は駆動装置
２６と２８の寸法（すなわち幅対長さ比）の関数である
ということである。それゆえ、バス上のリンギングの範
囲は、駆動装置が一度製作されると、固定される。

第５ａ図に示される他の技術は、駆動装置トランジスタ
１０に２列の駆動信号を供給するために用いられ、第１
列は駆動装置トランジスタ１０が、バス１５に供給され
た電流の一部だけを接地するために分路を作るのに十分
である電圧ＶＧ１のものである。第２列はわずかに遅延
された電圧ｖＧ２の付加であり、ここで、ＶＧ＋とＶＧ
２の合計は、駆動装置トランジスタ１０が、バス１５に
供給された全電流を十分に伝導し、接地するために分路
を作ることを引き起こす。第５ｂ図はバス１５に接続さ
れた装置に供給された電圧（Ｖｏ　ｕ　ｔ　）を示す。

以上説明された２列の駆動信号発生器は２つの発圧源を
必要とすることから、比較的複雑であり、かつ、第４ａ
図の回路においては、この２つの発圧源が、バス１５上
の２つの別個の電流サージを避けるために同時にオフに
なる必要がある。

第６図は、ＣＭＯＳ回路に用いられる典型的な出力駆動
装置段を図示している。第６図に示された回路において
は、第１図ないし第５図に示されるように、電流がバス
１５から離れるように分流されるべきときには、正の供
給電圧＋Ｖは接地に短絡されないが、代わりにバスが＋
Ｖまたは接地に排他的に結合される。第６図には、出力
駆動装置段を形成するＮＭＯＳ駆動装置トランジスタ３
０とＰＭＯＳ駆動装置トランジスタ３２とが示される。

ＮＭＯＳ駆動装置トランジスタ３０のゲートはＮＭＯＳ
トランジスタ３４とＰＭＯＳトランジスタ３６を含む前
置駆動装置段に結合され、−方、ＰＭＯＳ駆動装置トラ
ンジスタ３２のゲートはＮＭＯＳトランジスタ３８とＰ
ＭＯＳトランジスタ４０を含む前置駆動装置段に結合さ
れる。前置駆動装置段を形成するあらゆるトランジスタ
のゲートは共通に作られ、入力駆動信号Ｖｌｎに結合さ
れて、そのため、十分にローなＶｌｎが印加されると、
前置駆動装置トランジスタＰＭＯＳ３６とＰＭＯＳ４０
が伝導し、＋ＶがＮＭＯＳ駆動装置トランジスタ３０と
ＰＭＯＳ駆動装置トランジスタ３２のゲートに加えられ
ることを引き起こす。ＮＭＯＳ駆動装置トランジスタ３
０は今おおよそ接地電位まで、バス１５を十分に伝導し
、かつ駆動する。十分に正の入力駆動信号ｖ、ｏが前置
駆動装置トランジスタのゲートに加えられると、前置駆
動装置トランジスタＮＭＯＳ３４とＮＭＯ８３８だけが
伝導し、ＰＭＯＳ駆動装置トランジスタ３２がオンとな
り、バス１５をおおよそ＋Ｖまで駆動することを引き起
こす。

発明の要約駆動装置トランジスタ中に時変駆動信号を提供する単純
で安価な回路が、この文書中で説明されている。この駆
動装置トランジスタは、この発明の回路によって与えら
れる２つの別個の駆動信号に応答して動作する。外部発
生されたデジタル駆動信号がこの発明の回路に加えられ
るとき、回路は第１の駆動信号を発生し、それはデータ
バスに供給された電流の一部を接地するために分路を作
るように、直ちに駆動装置トランジスタを制御し、この
バス電流における変化は、データバス上に障害となるリ
ンギングを引き起こすには不十分であるが、しかし通常
は低論理段までバスを駆動するのに十分である。この回
路によって発生された第２の駆動信号は次にバスに供給
された全電流を接地するために徐々に分路を作るように
、駆動装置トランジスタを制御し、このバス電流の変化
もまた、障害となるリンギングを引き起こすには不十分
である。

この発明の一実施例は、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタに関連した駆動装置ト
ランジスタを含み、そこでは、外部発生されたデジタル
駆動信号が、ＰチャネルＭＯＳトランジスタのソースと
ＮチャネルＭＯＳトランジスタのドレインに、同時に加
えられる。駆動装置トランジスタのゲートは、Ｐチャネ
ルＭＯＳトランジスタのドイレンとＮチャネルＭＯＳト
ランジスタのソースに接続され、ＰチャネルＭＯＳトラ
ンジスタのゲートは接地に接続される。ＰチャネルＭＯ
Ｓトランジスタのチャネルの幅対長さ比は、デジタル駆
動信号がＰチャネルＭＯＳトランジスタのソースに加え
られるとき、駆動装置トランジスタのゲートが完全駆動
信号電圧まで徐々に充電するようになっている。Ｎチャ
ネルＭＯＳトランジスタのチャネルは、デジタル駆動信
号がＮチャネルＭＯＳトランジスタのドレインに印加さ
れると、駆動装置トランジスタのゲートにデジタル駆動
信号電圧を直ちに提供するような寸法にされている。Ｎ
チャネルＭＯＳトランジスタのゲートには、最大デジタ
ル駆動信号電圧より小さいバイアス電圧Ｓ　Ｖｂ、　ａ
、が供給されている。

デジタル駆動信号がＮチャネルＭＯＳトランジスタのド
レインに加えられると、ＮチャネルＭＯＳトランジスタ
のソースにおける電圧、そしてその結果、駆動装置トラ
ンジスタのゲートにおける電圧が上昇してｖｂｌａｓ　
　Ｖｔｈ　と等しくなるが、ここではＶｔｈはＮチャネ
ルＭＯＳトランジスタのしきい値電圧である。駆動装置
トランジスタが、しきい値レベルを越えるリンギングを
発生することなくバスから離れるように最大電流を分流
するようにＶｂ　ｉ　Ｑ　Ｓが選択される。Ｐチャネル
ＭＯＳトランジスタによって駆動装置トランジスタのゲ
ートに与えられた徐々に上昇する電圧は、バスが最小ロ
ーレベルに引かれるまで、駆動装置トランジスタがより
多くの電流をバスから離れるようにますます分流するこ
とを引き起こす。外部発生されたデジタル駆動信号がロ
ーになると、ＮチャネルＭＯＳトランジスタは駆動装置
トランジスタのゲートを急速に放電する。

好ましい実施例の詳細な説明本発明は前述の先行技術の時変駆動回路の問題点を克服
する回路である。第７図はこの発明の一実施例に従って
構成された時変駆動回路を示す概略図であって、それは
、バス上の障害となるリンギングを解消するために、Ｎ
チャネル型式などの駆動装置トランジスタに時変駆動信
号を与える。

第７図において、ＮチャネルＭＯ３（ＮＭＯＳ）トラン
ジスタ５０はそのドレイン５０−Ｄが第８図のグラフａ
に示されるデジタル駆動信号ｖＧを受取るように接続さ
れ、そのソース５０−８が駆動装置トランジスタ１０の
ゲート１０−Ｇに接続される。この駆動回路が完全に双
方向性であるために（すなわち、電流がＮＭＯＳトラン
ジスタ５０とＰＭＯＳトランジスタロ０を通って２方向
に流れるために）、ソースとドレインとしての端子の表
示は任意であるということに注目されたい。

バイアス電圧Ｖｂ＋　ａ　ｓがＮＭＯＳトランジスタ５
０のゲート５０−Ｇに加えられ、そこにおいてｖ、　ｌ
　Ｑ　Ｓは最大デジタル駆動信号電圧ｖ、、ｌα８より
小さい。ＮＭＯＳトランジスタ５０は、そのチャネルの
幅対長さ比（Ｗ／　Ｌ　）が、第８図のグラフｂに時間
Ｔ１で示されるように、ｖＧがハイになるとき、ＮＭＯ
Ｓトランジスタ５０が駆動装置トランジスタ１０のゲー
ト１０−Ｇを急速に充電するようにされる。ＮＭＯＳト
ランジスタ５０に起因して駆動装置１０のゲート１０−
Ｇに供給された最終電圧はｖｂｌ　Ｑ　Ｓ　　Ｖｔ　ｈ
のみであり、（ここにＶｔｈは、ＮＭＯＳトランジスタ
５０のしきい値電圧である）。なぜならば、ＮＭＯＳト
ランジスタ５０のソースにおける電圧はＮＭＯＳトラン
ジスタ５０をオフにしなければ、よりハイになることが
できないからである。論理しきい値レベルを越えるほど
十分に大きなリンギングをバス１５上に生じさせること
なしに、駆動装置トランジスタ１０が初めにできるだけ
多くの電流を接地するために分路を作るように、バイア
ス電圧Ｖｂｅａｔは選択されなければならない。ゲート
電圧に応答して駆動装置トランジスタ１０によって分流
されるこの電流は、通常、バス１５を低論理段まで駆動
するのに十分である。

ＰチャネルＭＯ３（ＰＭＯＳ）　　トランジスタ６０は
そのソース６０−８がデジタル駆動信号ｖＧを受取るよ
うに接続され、そのドレイン６０−Ｄは駆動装置トラン
ジスタ１０のゲート１０−Ｇに接続される。ＰＭＯＳト
ランジスタロ０のゲート６０−Ｇは、正の電圧がそのソ
ースに加えられたとき、ＰＭＯＳトランジスタ６０を伝
導させるように接地されている。ＰＭＯＳトランジスタ
ロ０のチャネルは、そのＷ／Ｌが、デジタル駆動信号ｖ
ＧがハイになるときＰＭＯＳトランジスタロ０が駆動装
置トランジスタ１０のゲート１０−Ｇを最大デジタル駆
動信号電圧ＶＩＬｌａｘまで瞬間的に充電するのではな
く、第８図のグラフＣに示されるように、駆動装置トラ
ンジスタ１０のゲート１０−ＧをｖＩ、ｌα８まで徐々
に充電するようになっている。第８図のグラフＣの電圧
対時間の勾配は、ＰＭＯＳトランジスタ６０の制御の下
に、駆動装置トランジスタ１０により電流が接地に付加
的に分流することが、バス１５上におけるリンギングの
振幅をバス１５に接続された装置の論理しきい値レベル
以上に増加しないように選択される。

ＮＭＯＳトランジスタ５０とＰＭＯＳトランジスタ６０
とから、駆動装置トランジスタ１０のゲート１０−Ｇに
与えられる電圧の組合わせは、第８図のグラフｄに示さ
れる。この時変駆動信号■ａ　　（ｔ）は駆動装置トラ
ンジスタ１０を制御し、こうして、バス１５に供給され
た電流が接地に時変的に分流するようにする。バス１５
上で測定されたその結果として生じる電圧Ｖｏｕｔは第
８図のグラフｅに示され、時間Ｔ２と１３間のバス１５
上における論理「０」を示す。理解されるように、デジ
タル駆動信号ｖＧが時間Ｔ１にハイになった後も、リン
ギングはバス１５上に現われているが、Ｖｏ　ｕ　ｔは
論理しきい値レベルを越えない。

ｖ、ｌ　ａＳはリンギングを増加させるため、または、
リンギングをすべて解消するために所望通り調整される
ことができる。切換えられるべき回路に結合されたこの
時変駆動回路のコンピュータシミュレーションは、ｖｂ
ｌｌ１２ｓの様々なレベルにおける切換応答を調べるた
めに、ｖｂＩａｓの様々なレベルにおいて行なうことが
できる。Ｖｂｌａｓは、リンギングを増加させるため、
または、リンギングをすべて解消するために所望通り調
整されることができる。

理解されるように、時変駆動回路の出力に応答するバス
１５上のリンギングの程度は、Ｖｂ　ｌ　Ｑ、の大きさ
によって大幅に制御される。時変駆動回路と負荷回路の
製作後にｖｂＩ　Ｑ　Ｓが調整可能なため、Ｖｂ　ｌα
、は切換応答を最適化するように後に調整されることが
できる。

デジタル駆動信号ｖＧがローになるとき、全供給電圧＋
Ｖが再びバス１５上に現われるのを可能とするために、
駆動装置トランジスタ１０のゲート１０−Ｇ上の電荷は
急速に除去されなければならない。ＰＭＯＳトランジス
タ６０の比較的小さいチャネルＷ／Ｌのために、デジタ
ル駆動信号ＶＧがローになるとき、ＰＭＯＳトランジス
タ６０は、駆動装置１０のゲート１０−Ｇ上の電荷を、
効果的に接地に放電することができない。しかしながら
−１ＮＭＯＳトランジスタ５０は、ＰＭＯＳトランジス
タ６０よりもっと大きなチャネルＷ／Ｌを有しているた
め、駆動装置トランジスタ１０のゲート１０−Ｇ上の電
荷を簡単に放電でき、その結果オフとなる遅延に、重要
な影響をもたらさない。

ＮＭＯＳトランジスタ５０とＰＭＯＳトランジスタ６０
のチャネルＷ／Ｌの寸法は、次の基準を用いることによ
って、非臨界的にすることができる。ＮＭＯＳトランジ
スタ５０のＷ／Ｌは少なくとも前の駆動段におけるトラ
ンジスタと同じ大きさに作られなければならず、これは
ＮＭＯＳトランジスタ５０への駆動信号ｖＧの印加と、
駆動装置トランジスタ１０のゲートへの低下された駆動
信号の印加との間に、かなりの遅延を加えないためであ
る。このＷ／Ｌにおいて、ＮＭＯＳトランジスタ５０も
また、駆動装置トランジスタ１０のゲートを適切に放電
するのに十分に大きい。ＰＭＯＳトランジスタ６０のＷ
／ＬはｖＧ　（ｔ）の、Ｖｍ　Ｑ　Ｘへの上昇がＮＭＯ
Ｓトランジスタ５０の応答から十分遅れるように、十分
小さくなくてはならない。このＷ／Ｌは典型的には、Ｎ
ＭＯＳトランジスタ５０のＷ／Ｌの１／１００である。

この装置の実際の物理的実施例においては、ＰＭＯＳト
ランジスタ６０のチャネルの幅と長さの寸法は両方とも
２ミクロンに作られた。これらの寸法は臨界的でなく、
周知の技術を用いて計算される。

適切なＷ／Ｌは集積回路の形成における標準的なりソグ
ラフィのプロセスによって実現できる。

第９図は、ＣＭＯＳ技術を用いた時変駆動回路を示す。

この回路は、トランジスタ６５．７０．７５．８０を組
入れることによって時変化されていることを除いて、第
６図の先行技術のＣＭＯＳ駆動回路に類似する。トラン
ジスタ３０．３２．３４．３６．３８．４０は、第６図
の回路中の対応するトランジスタに類似して働く。ＮＭ
ＯＳ駆動装置トランジスタ３０と、それに対応する前置
駆動装置段の間に接続されたＮＭＯＳトランジスタ６５
およびＰＭＯＳトランジスタ７０の動作は、第７図に示
されたＮＭＯＳトランジスタ５０とＰＭＯ９トランジス
タロ０の動作と同一であり、ＮＭＯＳトランジスタ６５
のＷ／ＬはＮＭＯＳ駆動装置トランジスタ３０のゲート
を■。＋ａｓ（Ｎ）まで即座に充電するのに十分であり
、ＰＭＯＳトランジスタ７０のＷ／ＬはＮＭＯＳ駆動装
置トランジスタ３０のゲートを全駆動信号電圧レベルま
で徐々に充電するようになっている。ＰＭＯＳ駆動装置
トランジスタ３２とそれに対応する前置駆動装置段の間
に結合されたＮＭＯＳトランジスタ７５およびＰＭＯＳ
トランジスタ８０の動作は、第７図に示されるＮＭＯＳ
トランジスタ５０とＰＭＯＳトランジスタ６０の動作と
はわずかに異なり、その理由は、高いＶｌｎが前置駆動
装置トランジスタ３８および４０のゲートに加えられる
と、ＮＭＯＳトランジスタ７５のソースと、ＰＭＯＳト
ランジスタ８０のドレインにおいて、低電圧を生じ、Ｐ
ＭＯＳトランジスタ８０は大きなチャネルＷ／Ｌを有し
、ＰＭＯＳ駆動装置トランジスタ３２のゲートがＶつｒ
ａｇ（Ｐ）まで急速に低下されることを可能にする。Ｎ
ＭＯＳトランジスタ７５は小さなチャネルＷ／Ｌを有し
、ＰＭＯＳ駆動装置トランジスタ３２のゲートを、低電
圧まで緩やかに放電し、こうしてＰＭＯＳ駆動装置トラ
ンジスタ３２を完全にオンにする。ＰＭＯＳトランジス
タ８０およびＮＭＯＳトランジスタ６５のチャネルＷ／
ＬはＰＭＯＳ駆動装置トランジスタ３２およびＮＭＯＳ
駆動装置トランジスタ３０が即座にオフになることを可
能とするのに十分大きい。こうして、トランジスタ６５
．７０．７５、および８０の動作は、ＮＭＯＳ駆動装置
トランジスタ３０およびＰＭＯＳ駆動装置トランジスタ
３２両方が遅延して完全にオンになることを確実にし、
それによってバス１５上のどのようなリンギングをも減
少または解消する。

第１０図は基本的には第９図と同じ回路を示し、トラン
ジスタ６５．７０．７５および８０がバイパスされて、
ＰＭＯＳ駆動装置トランジスタ３２およびＮＭＯＳ駆動
装置トランジスタ３０が、トランジスタ６５．７０．７
５、および８０を介してゲート電流を伝導する必要なし
にオフになることを可能にするということが違う。ｌ・
ランジスタ３０．３２．３４．３６．３８、および４０
は第９図の回路中の対応するトランジスタと類似して動
作する。０ＭＯ５技術を用いた時変駆動回路のこの好ま
しい実施例は、時変ゲート駆動装置の前述の利点をすべ
て示すが、出力段のオフとなる速度のいかなる低下も損
失も示さない。第１０図において、ＰＭＯＳ駆動装置ト
ランジスタ３２のゲートは、前置駆動装置段においてＰ
ＭＯＳ前置駆動装置トランジスタ４０のドレインに直接
結合され、そのため、入力駆動信号Ｖｌｎがローのとき
、ＰＭＯＳ駆動装置トランジスタ３２のゲートは直ちに
ハイに駆動され、ＰＭＯＳ駆動装置トランジスタ３２を
オフにする。Ｖｌｎがハイのとき、第９図で説明された
ように、ＰＭＯＳ駆動装置トランジスタ３２のゲートは
、ＮＭＯＳトランジスタ７５およびＰＭＯＳトランジス
タ８０を介して放電される。同様に、ＮＭＯＳ駆動装置
トランジスタ３０のゲートは、ＮＭＯＳトランジスタ３
４のドレインに直接結合され、そのため、ハイＶ、Ｎの
ＮＭＯＳトランジスタ３４のゲートへの印加の際に、Ｎ
ＭＯＳトランジスタ３０のゲートは直ちに放電し、ＮＭ
ＯＳ駆動装置トランジスタ３０をオフにする。Ｖｌｎが
ローのとき、こうしてＮＭＯＳ駆動装置トランジスタ３
０に、オンになるために信号を送り、ＮＭＯＳ駆動装置
トランジスタ３０のゲートは、第９図に示されるように
、ＮＭＯＳトランジスタ６５およびＰＭＯＳトランジス
タ７０を介して充電される。

理解されるように、時変にされるべき先行技術の駆動回
路は、前置駆動装置段あるいは駆動装置トランジスタ段
の再設計を必要としない。前述の一実施例においては、
２つのトランジスタ、たとえば第７図に示されるＮＭＯ
Ｓトランジスタ５０およびＰＭＯＳトランジスタ６０が
、在来の駆動装置トランジスタゲートと前置駆動装置出
力の間にただ単に接続されて時変駆動回路を形成するだ
けである。また、ＮＭＯＳトランジスタを第７図中のＰ
ＭＯＳトランジスタロ０に置換し得て、そこでは、ＮＭ
ＯＳトランジスタは、徐々に伝導し、そのゲートに加え
られた、最大駆動信号振幅よりも高いバイアス電圧を有
するようなチャネルＷ／Ｌを有する。徐々に伝導するＮ
またはＰチャネル型式の単独のＭＯＳトランジスタはバ
スの論理状態の切換速度が臨界的でなければ、時変駆動
信号を駆動装置トランジスタに与えることもできる（す
なわち、駆動装置トランジスタがＶｌ）＋α。

まで即座に充電あるいは放電するための必要性がない）
。また、いかなる双方向性電界効果トランジスタも様々
な実施例において用いられるＭＯＳトランジスタに置換
し得る。

この明細書はこの発明の好ましい、および、代替の実施
例を開示したが、これはこの発明の範囲を限定すること
を意図していない。この明細書の教示に鑑みて、この発
明の様々な実施例が当業者には明らかになるであろう。

【図面の簡単な説明】

第１図は、データバスに接続された典型的な駆動装置ト
ランジスタを示す。第２図は、駆動装置を介する電流の瞬間的な分流によっ
て生じた減衰されたリンギング効果を示す。第３図は、駆動装置トランジスタおよびバス回路の概略
図であり、このバス回路固有のインダクタンスおよびキ
ャパシタンスを示す。第４ａ図と第５ａ図は先行技術の時変バス駆動装置の概
略図である。第４ｂ図と第５ｂ図は、それぞれ、第４ａ図と第５ａ図
の回路の、時間に対するバス電圧を示すグラフである。第６図は、ＣＭＯＳ回路を用いた先行技術の非時変バス
駆動装置の概略図である。第７図は、この発明の一実施例に従って構成された時変
駆動回路の概略図である。第８図のグラフａないしｅは、第７図の回路における様
々な点での時間に対する電圧を図示するグラフを示す。第９図は、この発明の他の実施例に従って構成された時
変駆動回路の概略図である。第１０図は、この発明の好ましい実施例に従って構成さ
れた時変駆動装置の概略図である。図において、１０は駆動装置トランジスタ、５０はＮチ
ャネルＭＯ８（ＮＭＯＳ）　トランジスタ、６０はＰチ
ャネルＭＯ３（ＰＭＯＳ）　　トランジスタである。特許出願人　アドバンストψマイクロ・ディバイシズ・
インコーホレーテッド

Claims

【特許請求の範囲】

（１）第１の回路に結合されかつ、時変駆動信号に応答
して前記第１の回路に加えられた電圧を制御する駆動装
置トランジスタと、前記駆動装置トランジスタに結合され、かつ、デジタル
駆動信号が同時に印加されると、前記駆動装置トランジ
スタに前記時変駆動信号を与える、１個または２個以上
のトランジスタとを含む、時変駆動回路。
（２）前記駆動装置トランジスタはＮチャネルＭＯＳト
ランジスタであり、前記１個または２個以上のトランジ
スタの１つは、第１の電界効果トランジスタを含み、この第１の電界効
果トランジスタは、前記第１の電界効果トランジスタの
第１の端子に与えられたハイデジタル駆動信号が前記第
１の電界効果トランジスタの第２の端子において徐々に
増加する電圧を生じ、前記駆動装置トランジスタへの印
加のために最大駆動信号電圧において横ばいとなるよう
な幅対長さ比を有するチャネルを有する、請求項１に記
載の時変駆動回路。
（３）さらに第２の電界効果トランジスタを含み、この
電界効果トランジスタは前記第２の電界効果トランジス
タの第１の端子に与えられた前記ハイデジタル駆動信号
が前記駆動装置トランジスタに印加するために、前記第
２の電界効果トランジスタの第２の端子において減少し
た電圧を急速に生じるような幅対長さ比を有するチャネ
ルを有し、前記減少した電圧は前記最大駆動信号電圧よ
りも低いために、前記駆動装置トランジスタを前記第１
の回路に結合するバス上において障害となるリンギング
を生じない、請求項２に記載の時変駆動回路。
（４）前記第２の電界効果トランジスタは、前記第１の
電界効果トランジスタのチャネルと逆の導電型のチャネ
ルを有する、請求項３に記載の時変駆動回路。
（５）前記駆動装置トランジスタはＰチャネルＭＯＳト
ランジスタであり、前記１個または２個以上のトランジ
スタの１つは、第１の電界効果トランジスタを含み、この電界効果トラ
ンジスタは前記第１の電界効果トランジスタの第１の端
子に与えられたローデジタル駆動信号が前記第１の電界
効果トランジスタの第２の端子において徐々に減少する
電圧を生じ、前記駆動装置トランジスタに印加されるた
めに最小駆動信号電圧において横ばいとなるような幅対
長さ比を有するチャネルを有する、請求項１に記載の時
変駆動回路。
（６）さらに、第２の電界効果トランジスタを含み、こ
の電界効果トランジスタは前記第２の電界効果トランジ
スタの第１の端子に与えられた前記ローデジタル駆動信
号が前記駆動装置トランジスタに印加されるために前記
第２の電界効果トランジスタの第２の端子において或る
電圧を急速に生じ、前記或る電圧は前記最小駆動信号電
圧よりも高いために、前記駆動装置トランジスタを前記
第１の回路に結合するバス上において障害となるリンギ
ングを生じないような幅対長さ比を有するチャネルを有
する、請求項５に記載の時変駆動回路。
（７）前記第２の電界効果トランジスタは前記第１の電
界効果トランジスタのチャネルとは逆の導電型のチャネ
ルを有する、請求項６に記載の時変駆動回路。
（８）前記駆動装置トランジスタはＮチャネルＭＯＳト
ランジスタであり、前記１個または２個以上のトランジ
スタは、ＮチャネルおよびＰチャネルＭＯＳトランジスタを含み
、このＮチャネルおよびＰチャネルトランジスタは前記
ＮチャネルＭＯＳトランジスタのドレインと前記Ｐチャ
ネルＭＯＳトランジスタのソースに、前記駆動信号が同
時に加えられるように接続され、また、前記駆動装置ト
ランジスタのゲートは前記ＮチャネルＭＯＳトランジス
タのソースと、前記ＰチャネルＭＯＳトランジスタのド
レインに接続されるように接続されていて、前記Ｎチャ
ネルＭＯＳトランジスタは前記デジタル駆動信号を前記
ＮチャネルＭＯＳトランジスタに印加する際、前記駆動
装置トランジスタの前記ゲートにおいて電圧を供給する
ような構造とゲートバイアス電圧を有し、それは前記駆
動装置トランジスタと前記第１の回路との間に結合され
たバス上に障害となるリンギングが生じず、また前記Ｐ
チャネルＭＯＳトランジスタは前記デジタル駆動信号を
前記ＰチャネルＭＯＳトランジスタに印加する際、前記
駆動装置トランジスタの前記ゲートにおいて徐々に増加
する電圧を供給するような構造とゲート電圧を有し、前
記徐々に増加する電圧は最大駆動信号電圧と等しくなる
まで増加し続ける、請求項１に記載の時変駆動回路。
（９）前記ＰチャネルＭＯＳトランジスタの前記ゲート
電圧が接地電位にある、請求項８に記載の時変駆動回路
。
（１０）前置駆動装置段によって発生され、前記駆動回
路に与えられる駆動信号に応答してハイまたはローにバ
スの論理状態を駆動するＣＭＯＳ駆動回路であって、高状態電圧源と接地の間に直列に結合されたＰチャネル
ＭＯＳ（ＰＭＯＳ）駆動装置トランジスタとＮチャネル
ＭＯＳ（ＮＭＯＳ）駆動装置トランジスタを含み、前記
ＰＭＯＳ駆動装置トランジスタはそのソースが前記高状
態電圧源に接続され、前記ＮＭＯＳ駆動装置トランジス
タはそのドレインが前記ＰＭＯＳ駆動装置トランジスタ
のドレインに接続され、そのソースが接地に接続され、
そして、前記バスは前記ＰＭＯＳおよびＮＭＯＳ駆動装
置トランジスタの共通の点に結合され、さらに、前記ＰＭＯＳ駆動装置トランジスタに対する前置駆動装
置段と、前記ＰＭＯＳ駆動装置トランジスタのゲートと
の間に結合され、時変信号を発生する第１の回路を含み
、前記第１の回路は、ゲート電圧を有し、かつ幅対長さ
比を有するチャネルを有する第１の電界効果トランジス
タを含み、そのため前記ＰＭＯＳトランジスタに対する
前記前置駆動装置段によって発生され、前記第１の電界
効果トランジスタの第１の端子に与えられるロー駆動信
号が前記第１の電界効果トランジスタの第２の端子にお
いて徐々に減少する電圧を発生するようになっており、
前記徐々に減少する電圧は、前記ＰＭＯＳ駆動装置トラ
ンジスタに印加するために、最小電圧において横ばいと
なり、前記第１の回路はさらに、ゲート電圧を有し、か
つ、幅対長さ比を有するチャネルを有する第２の電界効
果トランジスタを含み、そのため前記ＰＭＯＳトランジ
スタに対する前記前置駆動装置段によって発生され、前
記第２の電界効果トランジスタの第１の端子に与えられ
る前記ロー駆動信号が、前記ＰＭＯＳ駆動装置トランジ
スタの前記ゲートに印加するために前記第２の電界効果
トランジスタの第２の端子において或を電圧を急速に発
生するようになっており、前記或る電圧は前記最小電圧
よりも高いため、前記ＰＭＯＳ駆動装置トランジスタと
結合された前記バス上に障害となるリンギングを生じず
、前記ＮＭＯＳ駆動装置トランジスタに対する前置駆動装
置段と前記ＮＭＯＳ駆動装置トランジスタのゲートの間
に結合され、時変信号を発生する第２の回路を含み、前
記第２の回路は、ゲート電圧を有し、かつ幅対長さ比を
有するチャネルを有する第３の電界効果トランジスタを
含み、そのため前記ＮＭＯＳトランジスタに対する前記
前置駆動装置段によって発生され、前記第３の電界効果
トランジスタの第１の端子に与えられるハイ駆動信号が
前記第３の電界効果トランジスタの第２の端子において
徐々に増加する電圧を発生するようになっており、前記
徐々に増加する電圧は、前記ＮＭＯＳ駆動装置トランジ
スタに印加するため、最大電圧において横ばいとなり、
前記第２の回路はさらに、ゲート電圧を有し、かつ幅対
長さ比を有するチャネルを有する第４の電界効果トラン
ジスタを含み、そのため前記ＮＭＯＳトランジスタに対
する前記前置駆動装置段によって発生され、前記第４の
電界効果トランジスタの第１の端子に与えられるハイ駆
動信号が、前記ＮＭＯＳ駆動装置トランジスタの前記ゲ
ートに印加するため、前記第４の電界効果トランジスタ
の第２の端子において或る電圧を急速に発生するように
なっており、前記或る電圧は前記ハイ駆動信号電圧より
も低いので、前記ＮＭＯＳ駆動装置トランジスタに結合
された前記バス上に障害となるリンギングを発生しない
、ＣＭＯＳ駆動回路。
（１１）前記第１の電界効果トランジスタはＮＭＯＳト
ランジスタであり、前記第２の電界効果トランジスタは
ＰＭＯＳトランジスタであり、前記第３の電界効果トラ
ンジスタはＰＭＯＳトランジスタであり、かつ、前記第
４の電界効果トランジスタはＮＭＯＳトランジスタであ
る、請求項１０に記載の駆動回路。
（１２）バスの論理状態をハイまたはローに駆動するた
めのＣＭＯＳ駆動回路であって、高状態電圧源と接地の
間に直列に結合されたＰチャネルＭＯＳ（ＰＭＯＳ）駆
動装置トランジスタとＮチャネルＭＯＳ（ＮＭＯＳ）駆
動装置トランジスタを含み、前記ＰＭＯＳ駆動装置トラ
ンジスタは、そのソースが前記高状態電圧源に接続され
、前記ＮＭＯＳ駆動装置トランジスタは、そのドレイン
が前記ＰＭＯＳ駆動装置トランジスタのドレインに接続
され、そのソースは接地に接続され、前記バスは前記Ｐ
ＭＯＳおよびＮＭＯＳ駆動装置トランジスタの共通の点
に結合され、さらに、前記ＰＭＯＳ駆動装置トランジス
タに対する前置駆動装置段におけるＮＭＯＳ前置駆動装
置トランジスタと、前記ＰＭＯＳ駆動装置トランジスタ
のゲートの間に結合される、かつ時変信号を発生するた
めの第１の回路を含み、そのため、前記ＮＭＯＳ前置駆
動装置トランジスタのゲートにハイデジタル駆動信号が
与えられるとき、前記ＰＭＯＳ駆動装置トランジスタの
前記ゲート上の充電は、前記第１の回路を通して放電さ
れ、さらに、前記第１の回路は第１の電界効果トランジ
スタを含み、この電界効果トランジスタはゲート電圧を
有し、さらに、前記電界効果トランジスタの第１の端子
に加えられた低電圧が、前記第１の電界効果トランジス
タの第２の端子において徐々に減少する電圧を発生する
ような幅対長さ比を有するチャネルを有し、前記徐々に
減少する電圧は前記ＰＭＯＳ駆動装置トランジスタへの
印加のために、最小電圧で横ばいとなり、さらに、前記
第１の回路は、第２の電界効果トランジスタを含み、こ
の電界効果トランジスタはゲート電圧を有し、さらに、
前記第２の電界効果トランジスタの第１の端子に加えら
れた低電圧が、前記ＰＭＯＳ駆動装置トランジスタへの
印加のために、前記第２の電界効果トランジスタの第２
の端子において或る電圧を急速に発生するような幅対長
さ比を有するチャネルを有し、前記或る電圧は前記最小
電圧より高く、そのため、前記ＰＭＯＳ駆動装置トラン
ジスタに結合された前記バス上に障害となるリンギング
を生じず、さらに、前記ＮＭＯＳ駆動装置トランジスタのための前
置駆動装置段におけるＰＭＯＳ前置駆動トランジスタと
、前記ＮＭＯＳ駆動装置トランジスタのゲートとの間に
結合された、かつ時変信号を発生するための第２の回路
を含み、そのため、前記ＰＭＯＳ前置駆動装置トランジ
スタのゲートに、ローデジタル駆動信号が与えられると
き、前記第２の回路を通って、前記ＮＭＯＳ駆動装置ト
ランジスタの前記ゲートに電圧が加えられ、さらに、前
記第２の回路は第３の電界効果トランジスタを含み、こ
の電界効果トランジスタはゲート電圧を有し、さらに、
前記第３の電界効果トランジスタの第１の端子に加えら
れた高電圧が、前記第３の電界効果トランジスタの第２
の端子において徐々に増加する電圧を発生するような幅
対長さ比を有するチャネルを有し、前記徐々に増加する
電圧は、前記ＮＭＯＳ駆動装置への印加のために、最大
電圧で横ばいとなり、さらに、前記第２の回路は、第４
の電界効果トランジスタを含み、この電界効果トランジ
スタはゲート電圧を有し、さらに、前記第４の電界効果
トランジスタの第１の端子に加えられた前記高電圧が、
前記ＮＭＯＳ駆動装置トランジスタの前記ゲートへ印加
するために、前記第４の電界効果トランジスタの第２の
端子において或る電圧を急速に発生するような幅対長さ
比を有するチャネルを有し、前記或る電圧は前記高電圧
より低いために、前記ＮＭＯＳ駆動装置トランジスタに
結合された前記バス上に障害となるリンギングを生じな
い、ＣＭＯＳ駆動回路。
（１３）前記第１の電界効果トランジスタはＮＭＯＳト
ランジスタであり、前記第２の電界効果トランジスタは
ＰＭＯＳトランジスタであり、前記第３の電界効果トラ
ンジスタはＰＭＯＳトランジスタであり、さらに、前記
第４の電界効果トランジスタはＮＭＯＳトランジスタで
ある、請求項１２に記載の駆動回路。