JPH02109371A - 導電変調型ｍｏｓデバイス - Google Patents
導電変調型ｍｏｓデバイスInfo
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- JPH02109371A JPH02109371A JP63261486A JP26148688A JPH02109371A JP H02109371 A JPH02109371 A JP H02109371A JP 63261486 A JP63261486 A JP 63261486A JP 26148688 A JP26148688 A JP 26148688A JP H02109371 A JPH02109371 A JP H02109371A
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- semiconductor region
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- type semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/491—Vertical IGBTs having both emitter contacts and collector contacts in the same substrate side
Landscapes
- Electronic Switches (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はハイサイド・スイッチ用ＩＣに適した導電変調
型デバイスとその回路に関する。
型デバイスとその回路に関する。
従来、導電変調型Ｍ ＯＳサイリスタに関してはアイ・
イー・デー・エム・コンファレンス ダイジェスト（１
９８５年）第７２４頁から第７２７頁（ＩＥＤＭＣｏｎ
ｆＤｉｇｅｓｔ（１９８５） ｐｐ。
イー・デー・エム・コンファレンス ダイジェスト（１
９８５年）第７２４頁から第７２７頁（ＩＥＤＭＣｏｎ
ｆＤｉｇｅｓｔ（１９８５） ｐｐ。
７２４〜７２７）において論じられている。
また、ハイサイド・スイッチ回路としてソースフォロア
接続させたｎチャネルＭＯＳトランジスタを用い、ゲー
トを電源電圧よりも昇圧させる方法に関しては、例えば
、米国特許第４４２０７００号が挙げられる。
接続させたｎチャネルＭＯＳトランジスタを用い、ゲー
トを電源電圧よりも昇圧させる方法に関しては、例えば
、米国特許第４４２０７００号が挙げられる。
上記従来の導電変調型ＭＯＳサイリスタは誘電体分離型
の機型ＤＭＯＳ構造を基にして作られたものであり、大
電流用に適した縦型ＤＭＯＳ構造を基にした構造につい
ては検討がなされてなかった。
の機型ＤＭＯＳ構造を基にして作られたものであり、大
電流用に適した縦型ＤＭＯＳ構造を基にした構造につい
ては検討がなされてなかった。
また、上記従来のハイサイド・スイッチ回路は、スイッ
チ素子としてｎチャネルＭＯＳトランジスタを用いてい
たが、他の素子を用いた場合については検討がなされて
いなかった。
チ素子としてｎチャネルＭＯＳトランジスタを用いてい
たが、他の素子を用いた場合については検討がなされて
いなかった。
本発明の第１の目的は、大電流用に適した導電変調型Ｍ
ＯＳデバイスを提供することにある。
ＯＳデバイスを提供することにある。
本発明の第２の目的は、導電変調型ＭＯＳデバイスを用
い、オン抵抗の低減を図ったハイサイド・スイッチ回路
を提供することにある。
い、オン抵抗の低減を図ったハイサイド・スイッチ回路
を提供することにある。
本発明の第３の目的は、導電変調型ＭＯＳデバイスを用
い、高速にオン状態からオフ状態に切り換え可能なハイ
サイド・スイッチ回路を提供することにある。
い、高速にオン状態からオフ状態に切り換え可能なハイ
サイド・スイッチ回路を提供することにある。
上記第１の目的を達成するために導電変調型デバイスの
セル部を従来の大電流縦型ＤＭＯＳトランジスタや導電
変調型ＭＯＳトランジスタと同様のメツシュ形またはス
トライプ形の構造とし、ドレイン領域に、アノードから
の少数キャリアが均一に注入されるように、アノード領
域をシリコン母体の中に埋込んで形成し、さらに、シリ
コンの主面までアノード領域を延在させてアノード端子
を設けた。
セル部を従来の大電流縦型ＤＭＯＳトランジスタや導電
変調型ＭＯＳトランジスタと同様のメツシュ形またはス
トライプ形の構造とし、ドレイン領域に、アノードから
の少数キャリアが均一に注入されるように、アノード領
域をシリコン母体の中に埋込んで形成し、さらに、シリ
コンの主面までアノード領域を延在させてアノード端子
を設けた。
また、上記第２の目的を達成するためにｎチャネル導電
変調型ＭＯＳデバイスのソースに負荷を接続し、ドレイ
ンに電源を接続し、ゲート端子とアノード端子を電源よ
り昇圧させる手段を設けた。
変調型ＭＯＳデバイスのソースに負荷を接続し、ドレイ
ンに電源を接続し、ゲート端子とアノード端子を電源よ
り昇圧させる手段を設けた。
また、上記第２の目的を達成するためにｎチャネル導電
変調型ＭＯＳデバイスのソースに負荷を接続し、アノー
ドに電源を接続し、ゲート端子とカソード端子を電源よ
り昇圧させる手段を設けた。
変調型ＭＯＳデバイスのソースに負荷を接続し、アノー
ドに電源を接続し、ゲート端子とカソード端子を電源よ
り昇圧させる手段を設けた。
シリコン母体中に埋込まれたアノードからは、ドレイン
中に均一に少数キャリアが注入されるため、ドレイン領
域を広く形成した大電流用導電変調型ＭＯＳデバイスの
場合でも、少数キャリアの注入が局部的に多くなること
によって生ずる素子破壊を防止できる。
中に均一に少数キャリアが注入されるため、ドレイン領
域を広く形成した大電流用導電変調型ＭＯＳデバイスの
場合でも、少数キャリアの注入が局部的に多くなること
によって生ずる素子破壊を防止できる。
また、ソースフォロア接続された導電変調型ＭＯＳデバ
イスにおいて入力端子を電源電圧より昇圧させて駆動さ
せる手段を設けたことにより、導電変調型ＭＯＳデバイ
スのオン抵抗と電流駆動能力特性を最大限に発揮させた
駆動を行なえる。
イスにおいて入力端子を電源電圧より昇圧させて駆動さ
せる手段を設けたことにより、導電変調型ＭＯＳデバイ
スのオン抵抗と電流駆動能力特性を最大限に発揮させた
駆動を行なえる。
以下１本発明の実施例を図面により詳細に説明する。
第１図は本発明の第１の実施例の半導体装置の断面図で
ある１本半導体装置の製造方法は以下のようになる。ま
ず、高濃度Ｔ１型シリコン基板１の所定の場所にｎ型埋
込層２とＰ型埋込層３を形成後、Ｎ型エピタキシャル層
７の成長を後なう。次に、高濃度ｐ型拡散層８と高濃度
ｎ型拡散層９を形成する。その後は従来のＤＭＯＳプロ
セスと同様にして、多結晶シリコンＭ１２をマスクにし
てＰ型拡散層１１とｎ型拡散層１４を形成後ｐ型拡散層
１５を形成する。
ある１本半導体装置の製造方法は以下のようになる。ま
ず、高濃度Ｔ１型シリコン基板１の所定の場所にｎ型埋
込層２とＰ型埋込層３を形成後、Ｎ型エピタキシャル層
７の成長を後なう。次に、高濃度ｐ型拡散層８と高濃度
ｎ型拡散層９を形成する。その後は従来のＤＭＯＳプロ
セスと同様にして、多結晶シリコンＭ１２をマスクにし
てＰ型拡散層１１とｎ型拡散層１４を形成後ｐ型拡散層
１５を形成する。
ｎ型拡散層９は、導電変調型Ｍ、 ＯＳデバイスのアノ
ード領域であるＰ型拡散層８から隣接素子へホールが注
入されることによって生ずる隣接素子の誤動作を防止す
る。また、アノード領域８から横方向に注入される少数
キャリアを抑え、アノードからドレインへの少数キャリ
アの注入がドレイン直下から均一に行なわれるようにな
っている。
ード領域であるＰ型拡散層８から隣接素子へホールが注
入されることによって生ずる隣接素子の誤動作を防止す
る。また、アノード領域８から横方向に注入される少数
キャリアを抑え、アノードからドレインへの少数キャリ
アの注入がドレイン直下から均一に行なわれるようにな
っている。
本実施例では、基板の裏面からも電極１８を用いてドレ
イン端子をとっているが、ウェルの表面からもドレイン
電極をとれる構造となっているため、ドレインの抵抗が
問題とならない場合は、裏面の電極１８は不要である。
イン端子をとっているが、ウェルの表面からもドレイン
電極をとれる構造となっているため、ドレインの抵抗が
問題とならない場合は、裏面の電極１８は不要である。
このことは、以下に述べる実施例でも同様である６
第２図は、本発明の第１の実施例の半導体装置の平面図
で、第１図のｎ型エピタキシャル層７を成長する前の状
態を示したものである１本図のａ−ａで示した一点鎖線
部の断面図が第１図となる。
で、第１図のｎ型エピタキシャル層７を成長する前の状
態を示したものである１本図のａ−ａで示した一点鎖線
部の断面図が第１図となる。
アノードとなるｎ型埋込層３はメツシュ状にドレイン領
域全体に配列されており、アノードからドレイン領域へ
の注入が均一に行なわれるようになっている。このため
、ドレイン領域が広い大電流ＭＯＳトランジスタの場合
にも、電流密度を均一化できる。
域全体に配列されており、アノードからドレイン領域へ
の注入が均一に行なわれるようになっている。このため
、ドレイン領域が広い大電流ＭＯＳトランジスタの場合
にも、電流密度を均一化できる。
第３図は本発明の第２の実施例の半導体装置の断面図で
ある。
ある。
本実施例では、第１図に示した導電変調型ＭＯＳデバイ
スが作られた同一チップ上にロジック用ＣＭＯ５を共存
させた場合の断１ｍ図である。導電変調型デバイスのド
レインが、ロジック用ＣＭＯ３の電源と同一にできる場
合には、ＰＭＯＳトランジスタに基板バイアスがかから
ない。
スが作られた同一チップ上にロジック用ＣＭＯ５を共存
させた場合の断１ｍ図である。導電変調型デバイスのド
レインが、ロジック用ＣＭＯ３の電源と同一にできる場
合には、ＰＭＯＳトランジスタに基板バイアスがかから
ない。
第４図は本発明の第３の実施例の半導体装置の断面図で
ある。本発明の半導体装置の場合には、高濃度ｎ型シリ
コン基板１の上にｎ型埋込層２を形成後Ｐ型エピタキシ
ャル層４を成長させ、その後ｎ型埋込）？４５を形成す
る。その後の製造プロセスは、第１図の半導体装置と同
様になる。
ある。本発明の半導体装置の場合には、高濃度ｎ型シリ
コン基板１の上にｎ型埋込層２を形成後Ｐ型エピタキシ
ャル層４を成長させ、その後ｎ型埋込）？４５を形成す
る。その後の製造プロセスは、第１図の半導体装置と同
様になる。
本実施例においてもｎ型埋込層２，５をドレイン領域内
に自由に配列できるため、Ｐ型エピタキシャル層４から
なるアノード領域からドレイン領域にホールを均一に注
入できる。また、本実施例の場合には、Ｐ型エピタキシ
ャルＭ４のアノード領域からドレイン領域への注入口を
ｎ型埋込層５により縮めることが可能である。このため
、ドレイン直下にメツシュ状に配列したアノード領域の
幅は抵抗低減のため広くとり、ドレインへの少数キャリ
ア注入口は狭くすることが０丁能である。
に自由に配列できるため、Ｐ型エピタキシャル層４から
なるアノード領域からドレイン領域にホールを均一に注
入できる。また、本実施例の場合には、Ｐ型エピタキシ
ャルＭ４のアノード領域からドレイン領域への注入口を
ｎ型埋込層５により縮めることが可能である。このため
、ドレイン直下にメツシュ状に配列したアノード領域の
幅は抵抗低減のため広くとり、ドレインへの少数キャリ
ア注入口は狭くすることが０丁能である。
第５図は本発明の第４の実施例の半導体装置の断面図で
ある０本実施例では、ｎ型埋込層５の配列の密度を高め
、隣接するＮ型埋込層が弱接続されるようにしている。
ある０本実施例では、ｎ型埋込層５の配列の密度を高め
、隣接するＮ型埋込層が弱接続されるようにしている。
これにより、アノードから。
ドレインへの注入口の濃度をｎ型エピタキシャル領域７
の濃度より高くし、ドレイン領域への少数キャリアの注
入量を抑えることが可能である。
の濃度より高くし、ドレイン領域への少数キャリアの注
入量を抑えることが可能である。
第６図は本発明の第５の実施例の半導体装置の断面図で
ある。本実施例では、同一チップ上にｐ禦エピタキシャ
ル層４と高濃度Ｐ型拡散層６，８により素子分離された
ＭＯＳトランジスタを共存させている。
ある。本実施例では、同一チップ上にｐ禦エピタキシャ
ル層４と高濃度Ｐ型拡散層６，８により素子分離された
ＭＯＳトランジスタを共存させている。
ｐ型エピタキシャル層４の濃度は素子のアイソレーショ
ン耐圧（この図の場合には、右側のＭＯＳトランジスタ
のドレインとＧ Ｎ Ｄとの耐圧）に関係するため、高
濃度化できない、しかし、第４図と第５図に示した実施
例では、このｐ型エピタキシャル層が導電変調型ＭＯＳ
デバイスのアノード領域となっているため、導電変調型
ＭＯＳデバイスにとっては低抵抗化することが望ましい
６そこで１本実施例では、導電変調型Ｍ、ＯＳデバイス
部にはＰ型埋込層３と６を追加し、アノード領域の抵抗
を下げている。
ン耐圧（この図の場合には、右側のＭＯＳトランジスタ
のドレインとＧ Ｎ Ｄとの耐圧）に関係するため、高
濃度化できない、しかし、第４図と第５図に示した実施
例では、このｐ型エピタキシャル層が導電変調型ＭＯＳ
デバイスのアノード領域となっているため、導電変調型
ＭＯＳデバイスにとっては低抵抗化することが望ましい
６そこで１本実施例では、導電変調型Ｍ、ＯＳデバイス
部にはＰ型埋込層３と６を追加し、アノード領域の抵抗
を下げている。
第７図は本発明の第５の実施例の半導体装置の平面図で
、ＮＩＪ：！エピタキシャル層７を成長する前の状態を
示したものである６本図のｂ−ｂで示した一点鎖線部の
断面図が第６図となる。
、ＮＩＪ：！エピタキシャル層７を成長する前の状態を
示したものである６本図のｂ−ｂで示した一点鎖線部の
断面図が第６図となる。
第８図は本発明の第６の実施例の半導体回路のブロック
図である１本願の図面では、Ｎチャネル導電変調型ＭＯ
Ｓデバイスのシンボル図として。
図である１本願の図面では、Ｎチャネル導電変調型ＭＯ
Ｓデバイスのシンボル図として。
通常のＮチャネルＭＯＳトランジスタのシンボル図のド
レインにダイオードを付は円で囲った図を用いた。
レインにダイオードを付は円で囲った図を用いた。
本実施例では、導電変調型ＭＯＳデバイスのドレインを
高電圧電源端子に接続し、ソースに負荷を接続させるソ
ースフォロア回路となっている。
高電圧電源端子に接続し、ソースに負荷を接続させるソ
ースフォロア回路となっている。
導電変調型デバイスは、ゲート駆動回路とアノード駆動
回路によりホ制御する。アノード駆動回路は。
回路によりホ制御する。アノード駆動回路は。
例えばチャージポンプ回路を用いることにより。
導電変調型ＭＯＳデバイスのドレインが接続されている
電源電圧より昇圧させ、ドレイン内に少数キャリアを注
入させることが可能である。このため従来のＭＯＳトラ
ンジスタをソースフォロア回路で用いる場合に比べ、低
オン抵抗化がはかれる。
電源電圧より昇圧させ、ドレイン内に少数キャリアを注
入させることが可能である。このため従来のＭＯＳトラ
ンジスタをソースフォロア回路で用いる場合に比べ、低
オン抵抗化がはかれる。
この時導電変調型ＭＯＳデバイスのゲート駆動回路も、
前記電源電圧より昇圧させることにより、導電変調型Ｍ
ＯＳデバイス内に流れる電流成分が主にＭＯＳトランジ
スタ電流成分による場合、さらに低オン抵抗化がはかれ
る。
前記電源電圧より昇圧させることにより、導電変調型Ｍ
ＯＳデバイス内に流れる電流成分が主にＭＯＳトランジ
スタ電流成分による場合、さらに低オン抵抗化がはかれ
る。
なお、ゲート駆動回路とアノード駆動回路は。
導電変調型ＭＯＳデバイスに流れる電流や出力電圧等の
情報に基づき信号処理回路を通すことにより過電流、過
電圧対策を行なった駆動を実現することが可能である。
情報に基づき信号処理回路を通すことにより過電流、過
電圧対策を行なった駆動を実現することが可能である。
ゲート駆動回路、アノード駆動回路、出力電流検出回路
、出力電圧検出回路。
、出力電圧検出回路。
信号処理＠路は、第６図に示した本発明の構造を用いれ
ば、素子分離された同一チップ上の領域に共存させるこ
とが可能である。
ば、素子分離された同一チップ上の領域に共存させるこ
とが可能である。
なお本実施例と次の実施例での出力電流検出回路は、導
電変調型ＭＯＳデバイスのソースの一部を出力電流検出
回路に流す方式を用いた例を示しである。
電変調型ＭＯＳデバイスのソースの一部を出力電流検出
回路に流す方式を用いた例を示しである。
第９図は本発明の第７の実施例の半導体回路のブロック
図である。本実施例は、導電変調型ＭＯＳデバイスのア
ノードを高電圧ｔｕｇに接続し、ソースに負荷を接続す
るソースフォロア回路となっている０本実施例の場合に
は、ゲート駆動回路とドレイン駆動回路により、導電変
調型ＭＯＳデバイスを制御している。本実施例の場合も
、出力電流検出回路と出力電圧検出回路と４Ｒ号処理回
路を用いることにより、導電変調型ＭＯＳデバイスの過
電流保護等の保護対策が可能であり、これらの回路は、
第６図に示した構造により同一チップに共存させること
が可能である。導電変調型ＭＯＳデバイスの電流が主に
ＭＯＳトランジスタ電流成分からなる時には、ゲート駆
動回路を例えばチャージポンプ回路を用いた昇圧回路に
より電源電圧よりゲート端子を昇圧させることによりオ
ン抵抗の低減が図れる。また、ドレイン駆動回路にも昇
圧回路を設けると、アノードからドレインへの少数キャ
リアの注入阻止能力を向上させることが可能である。こ
のため、従来の導電変調型ＭＯＳトランジスタに比べ高
速に導電変調型ＭＯＳデバイスをオフできるという利点
がある。
図である。本実施例は、導電変調型ＭＯＳデバイスのア
ノードを高電圧ｔｕｇに接続し、ソースに負荷を接続す
るソースフォロア回路となっている０本実施例の場合に
は、ゲート駆動回路とドレイン駆動回路により、導電変
調型ＭＯＳデバイスを制御している。本実施例の場合も
、出力電流検出回路と出力電圧検出回路と４Ｒ号処理回
路を用いることにより、導電変調型ＭＯＳデバイスの過
電流保護等の保護対策が可能であり、これらの回路は、
第６図に示した構造により同一チップに共存させること
が可能である。導電変調型ＭＯＳデバイスの電流が主に
ＭＯＳトランジスタ電流成分からなる時には、ゲート駆
動回路を例えばチャージポンプ回路を用いた昇圧回路に
より電源電圧よりゲート端子を昇圧させることによりオ
ン抵抗の低減が図れる。また、ドレイン駆動回路にも昇
圧回路を設けると、アノードからドレインへの少数キャ
リアの注入阻止能力を向上させることが可能である。こ
のため、従来の導電変調型ＭＯＳトランジスタに比べ高
速に導電変調型ＭＯＳデバイスをオフできるという利点
がある。
第１０図は本発明の第８の実施例の半導回路である０本
実施例は、第８図に示した回路ブロックのアノード駆動
回路とゲート駆動回路の主要回路の実施例を示している
。
実施例は、第８図に示した回路ブロックのアノード駆動
回路とゲート駆動回路の主要回路の実施例を示している
。
導電変調型ＭＯＳデバイスＭのゲートは、逆位相のクロ
ック入力電圧ＶＩＩＯと７口０と、ダイオードＤδ、Ｄ
８．Ｄ７ とキャパシタＣｓ ＨＣ４で構成される昇圧
回路により、高電′ｒＸ電圧Ｖｎｏｏより高い電圧に改
定可能である。このため、ＭＯ８電流成分の寄与による
オン抵抗成分を低減できる。
ック入力電圧ＶＩＩＯと７口０と、ダイオードＤδ、Ｄ
８．Ｄ７ とキャパシタＣｓ ＨＣ４で構成される昇圧
回路により、高電′ｒＸ電圧Ｖｎｏｏより高い電圧に改
定可能である。このため、ＭＯ８電流成分の寄与による
オン抵抗成分を低減できる。
また、導電変調型ＭＯＳデバイスのアノードは、アノー
ド駆動入力電圧Ｖ Ｉ ２＾を１１ Ｈ１１に設定し。
ド駆動入力電圧Ｖ Ｉ ２＾を１１ Ｈ１１に設定し。
アノード駆動入力電圧Ｖ ｌ ２＾をＬｒ Ｌ Ｉ″に
設定し、クロック入力ｆｔｔ圧Ｖ口＾と、ダイオードＤ
ｘ、Ｉ）ｚとキャパシタＣ２で構成される昇圧回路によ
り高電源電圧ＶＤＤＨより高い電圧に設定ｌＪｒ能であ
る。
設定し、クロック入力ｆｔｔ圧Ｖ口＾と、ダイオードＤ
ｘ、Ｉ）ｚとキャパシタＣ２で構成される昇圧回路によ
り高電源電圧ＶＤＤＨより高い電圧に設定ｌＪｒ能であ
る。
このため、導電変調型ＭＯＳデバイスＭの７ノードから
ドレインへ少数キャリアが注入され、導電変調型Ｍ、
ＯＳデバイスのアノードとドレインとボディで構成され
るバイポーラトランジスタによる電流成分も追加される
ことによりオン抵抗をさらに低減させることが可能であ
る。
ドレインへ少数キャリアが注入され、導電変調型Ｍ、
ＯＳデバイスのアノードとドレインとボディで構成され
るバイポーラトランジスタによる電流成分も追加される
ことによりオン抵抗をさらに低減させることが可能であ
る。
ここで、ダイオードＤｓ、Ｄａは導電変調型ＭＯＳデバ
イスのアノードが昇圧させる電圧を１．３Ｖ程度抑える
ために設けであるが、アノード電圧の昇圧婢定値により
ダイオードの数を増減してもよい。キャパシタＣＩ と
ダイオードＤｚは、導電変調型ＭＯＳデバイスのアノー
ド電圧の変動低減のために追加した素子であり、設けな
くても本発明の本来の効果は得られる。導電変調型ＭＯ
Ｓデバイスをオフさせるためには、■Ｉ２＾を１Ｈ″Ｖ
１ｚ＾を’Ｌ”ＩＣ設定し、さらに、Ｖ ＋ ｔｏを
１１ Ｈ７１に設定すれば良い、また、この時クロック
入力電圧Ｖ ｌ １＾！ ＶＩｔｃ、 Ｖｌｓａ を止
めると回路の消費電力を低減できる。
イスのアノードが昇圧させる電圧を１．３Ｖ程度抑える
ために設けであるが、アノード電圧の昇圧婢定値により
ダイオードの数を増減してもよい。キャパシタＣＩ と
ダイオードＤｚは、導電変調型ＭＯＳデバイスのアノー
ド電圧の変動低減のために追加した素子であり、設けな
くても本発明の本来の効果は得られる。導電変調型ＭＯ
Ｓデバイスをオフさせるためには、■Ｉ２＾を１Ｈ″Ｖ
１ｚ＾を’Ｌ”ＩＣ設定し、さらに、Ｖ ＋ ｔｏを
１１ Ｈ７１に設定すれば良い、また、この時クロック
入力電圧Ｖ ｌ １＾！ ＶＩｔｃ、 Ｖｌｓａ を止
めると回路の消費電力を低減できる。
第１１図は本発明の第９の実施例の半導体回路である。
本実施例では、高電源電圧Ｖｌ）０１１自体も低電源電
圧Ｖ ＩＤ０Ｌから昇圧させて実現するために。
圧Ｖ ＩＤ０Ｌから昇圧させて実現するために。
第１０図の回路に、クロック入力電圧Ｖｔｏｎと、ダイ
オードＤＩｌ、 ＤＯ，ＤｔｏとキャパシタＣＩｌ、Ｃ
ｅから構成される昇圧回路を追加している。
オードＤＩｌ、 ＤＯ，ＤｔｏとキャパシタＣＩｌ、Ｃ
ｅから構成される昇圧回路を追加している。
本実施例によれば、３ｖまたは５Ｖ程度の単一低電圧源
で、高効率の高電圧ハイサイド・スイッチ回路を構成で
きる。なお、Ｄ １１とＤｌｉはＶｏｏ。
で、高効率の高電圧ハイサイド・スイッチ回路を構成で
きる。なお、Ｄ １１とＤｌｉはＶｏｏ。
の昇圧量を制御するために設番プたツェナーダイオード
である。
である。
第１２図は本発明の第１０の実施例の半導体回路である
１本実施例は、第９図に示した回路ブロックのドレイン
駆動回路とゲート駆動回路の主要回路の実施例を示しで
ある。導電変調型ＭＯＳデバイスのゲート駆動回路は、
第１０図に示した昇圧型ゲート駆動回路が使える。また
、ドレイン駆動回路は、第１０図に示した昇圧型アノー
ド駆動回路が使えるが、ドレイン駆動回路に関しては本
実施例で示すような簡易型の昇圧回路が使える。
１本実施例は、第９図に示した回路ブロックのドレイン
駆動回路とゲート駆動回路の主要回路の実施例を示しで
ある。導電変調型ＭＯＳデバイスのゲート駆動回路は、
第１０図に示した昇圧型ゲート駆動回路が使える。また
、ドレイン駆動回路は、第１０図に示した昇圧型アノー
ド駆動回路が使えるが、ドレイン駆動回路に関しては本
実施例で示すような簡易型の昇圧回路が使える。
すなわち、導電変調型ＭＯＳデバイスをオンさせる時に
は、Ｖｒｚｏを′７ ＨＩＩの状態でＶｙｏを′４ Ｌ
１１にし、導電変調型ＭＯＳデバイスのアノード・ド
レイン間が順バイアスされ、キャパシタＣ７が充電され
た後にＶ ｌｔ Ｄも“Ｊ Ｌ ｌ″にする。導電変調
型Ｍ、ＯＳデバイスのアノード・ドレイン間が順バイア
スされるとアノード・トレイン・ボディで構成されるバ
イポーラ動作により、電流駆動能力が向上し、また、導
電変調効果によりオン抵抗が低減する。導電変調型Ｍ、
ＯＳデバイスをオフさせる場合には、Ｖｌｌ、Ｄを”Ｈ
’Ｍ）状態でＶ１２ＤをＩｔ Ｌ ＩＩにする。すると
、キャパシタＣ７に充電された電圧分だけ導電変調型Ｍ
ＯＳデバイスのドレインが昇圧するように駆動されるた
め、導電変調型ＭＯＳデバイスのアノード・ドレイン間
は高速に逆バイアスされ、高速にオフさせることが可能
となる。
は、Ｖｒｚｏを′７ ＨＩＩの状態でＶｙｏを′４ Ｌ
１１にし、導電変調型ＭＯＳデバイスのアノード・ド
レイン間が順バイアスされ、キャパシタＣ７が充電され
た後にＶ ｌｔ Ｄも“Ｊ Ｌ ｌ″にする。導電変調
型Ｍ、ＯＳデバイスのアノード・ドレイン間が順バイア
スされるとアノード・トレイン・ボディで構成されるバ
イポーラ動作により、電流駆動能力が向上し、また、導
電変調効果によりオン抵抗が低減する。導電変調型Ｍ、
ＯＳデバイスをオフさせる場合には、Ｖｌｌ、Ｄを”Ｈ
’Ｍ）状態でＶ１２ＤをＩｔ Ｌ ＩＩにする。すると
、キャパシタＣ７に充電された電圧分だけ導電変調型Ｍ
ＯＳデバイスのドレインが昇圧するように駆動されるた
め、導電変調型ＭＯＳデバイスのアノード・ドレイン間
は高速に逆バイアスされ、高速にオフさせることが可能
となる。
本発明によれば、ドレイン内への少数キャリアの注入を
均一化することができるため大電流用の導電変調型Ｍ、
ＯＳデバイスにおいてトレインに流れる電流が局部的に
増加することを防止できるという効果がある。また１本
デバイスをソースフォロア型回路に用いた場合、従来の
Ｍｏ５ｔ−ランジスタを用いた場合に比べ、オン抵抗の
低減と電流駆動能力向上とスイッチのオフ速度の向上が
はかれるという効果がある。
均一化することができるため大電流用の導電変調型Ｍ、
ＯＳデバイスにおいてトレインに流れる電流が局部的に
増加することを防止できるという効果がある。また１本
デバイスをソースフォロア型回路に用いた場合、従来の
Ｍｏ５ｔ−ランジスタを用いた場合に比べ、オン抵抗の
低減と電流駆動能力向上とスイッチのオフ速度の向上が
はかれるという効果がある。
第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は第１図の実施例のｎ型エピタキシャル層形成前
の平面図、第３図は本発明の第２の実施例の半導体装置
の断面図、第４図は本発明の第３の実施例の半導体装置
の断面図、第５図は本発明の第４の実施例の半導体装置
の断面図、第６図は本発明の第５の実施例の半導体装置
の断面図、第７図は第６図の実施例のｎ型エピタキシャ
ル層形成前の平面図、第８図は本発明の第６の実施例の
半導体回路ブロック図、第９図は本発明の第７の実施例
の半導体回路ブロック図、第１０図は本発明の第８の実
施例の半導体回路図、第１１図は本発明の第９の実施例
の半導体回路図、第１２図は本発明の第１０の実施例の
半導体回路である。 １・・・ｎ型シリコン基板、２，５・・・ｎ型埋込層、
３゜６・・・ｐ型埋込層、４・・・Ｐ型エピタキシャル
層、７・・・ｎ型エピタキシャル層、８，１０，１１，
１３゜１５・・ｐ型拡散層−９，１４・・・ｎ型拡散層
、１２・・・多結晶シリコン層、１６・・・絶縁層、１
７．１８・・・電極層、Ｍ・・・ｎチャネル導電変調型
ＭＯＳデバイス、Ｍｌ、 Ｍｌｌｌ Ｍａ、 Ｍ？、
ＭａｌＭｅ、 Ｍｌｚ。 Ｍ１４１Ｍ１Ｍ・・・ｎチャネルＭＯＳトランジスタ、
Ｍａ、 Ｍａ、 Ｍａ、 Ｍｓｏ＋ Ｍｔｔ、
Ｍ１３１ Ｍｔｅ＋ ７１１１１７・・Ｐチャ
ネルＭＯ８）−ランジスタ、Ｄ１〜Ｄｓｚ・・・ダイオ
ード、０１〜Ｃ７・・・キャパシタ、 ■ＩＮ・・・入
力電圧、 ＶＯＵＴ・・・出力電圧、Ｖｔｉ＾・・・導
電変調型ＭＯ８）−ランジスタのアノード端子昇圧用入
力電圧、Ｖｌｘ＾・・・導電変調型ＭＯ８Ｉ−ランジス
タのアノード端子立下げ用入力電圧、■口ａ、 Ｖ口Ｇ
・・導電変調型ＭＯＳデバイスのゲート端子昇圧用入力
電圧、 Ｖｒｘｏ・・・導電変調型ＭＯＳデバイス立下
げ用入力端子、ＶＩＩＤ・・・導電変調型ＭＯＳデバイ
スのドレイン昇圧用入力電圧、Ｖｒｘｏ・・・導電変調
型ＭＯＳデバイスのドレイン立下げ用入力電圧５■ｌＤ
Ｄ・・・高電源電圧昇圧用入力電圧、Ｖ ＤＤＨ・・・
高電源電圧、Ｖ ｏｏｉ、・・・低電源電圧。 図 ＩＮ型シリコン幕末反 ２ Ｎ型理逆層 ／２ 、り糸＠品シリコンｉ ／３ Ｆ型ｆＥｔｉｉ ／４ Ｎ型力と資し晋 Ｐ型埋込層 Ｖｐｏ 晶型圧電５東 ＶＤｉ 入力電圧 Ｖｏυ丁 、ｔ ｆＪ を万已
第２図は第１図の実施例のｎ型エピタキシャル層形成前
の平面図、第３図は本発明の第２の実施例の半導体装置
の断面図、第４図は本発明の第３の実施例の半導体装置
の断面図、第５図は本発明の第４の実施例の半導体装置
の断面図、第６図は本発明の第５の実施例の半導体装置
の断面図、第７図は第６図の実施例のｎ型エピタキシャ
ル層形成前の平面図、第８図は本発明の第６の実施例の
半導体回路ブロック図、第９図は本発明の第７の実施例
の半導体回路ブロック図、第１０図は本発明の第８の実
施例の半導体回路図、第１１図は本発明の第９の実施例
の半導体回路図、第１２図は本発明の第１０の実施例の
半導体回路である。 １・・・ｎ型シリコン基板、２，５・・・ｎ型埋込層、
３゜６・・・ｐ型埋込層、４・・・Ｐ型エピタキシャル
層、７・・・ｎ型エピタキシャル層、８，１０，１１，
１３゜１５・・ｐ型拡散層−９，１４・・・ｎ型拡散層
、１２・・・多結晶シリコン層、１６・・・絶縁層、１
７．１８・・・電極層、Ｍ・・・ｎチャネル導電変調型
ＭＯＳデバイス、Ｍｌ、 Ｍｌｌｌ Ｍａ、 Ｍ？、
ＭａｌＭｅ、 Ｍｌｚ。 Ｍ１４１Ｍ１Ｍ・・・ｎチャネルＭＯＳトランジスタ、
Ｍａ、 Ｍａ、 Ｍａ、 Ｍｓｏ＋ Ｍｔｔ、
Ｍ１３１ Ｍｔｅ＋ ７１１１１７・・Ｐチャ
ネルＭＯ８）−ランジスタ、Ｄ１〜Ｄｓｚ・・・ダイオ
ード、０１〜Ｃ７・・・キャパシタ、 ■ＩＮ・・・入
力電圧、 ＶＯＵＴ・・・出力電圧、Ｖｔｉ＾・・・導
電変調型ＭＯ８）−ランジスタのアノード端子昇圧用入
力電圧、Ｖｌｘ＾・・・導電変調型ＭＯ８Ｉ−ランジス
タのアノード端子立下げ用入力電圧、■口ａ、 Ｖ口Ｇ
・・導電変調型ＭＯＳデバイスのゲート端子昇圧用入力
電圧、 Ｖｒｘｏ・・・導電変調型ＭＯＳデバイス立下
げ用入力端子、ＶＩＩＤ・・・導電変調型ＭＯＳデバイ
スのドレイン昇圧用入力電圧、Ｖｒｘｏ・・・導電変調
型ＭＯＳデバイスのドレイン立下げ用入力電圧５■ｌＤ
Ｄ・・・高電源電圧昇圧用入力電圧、Ｖ ＤＤＨ・・・
高電源電圧、Ｖ ｏｏｉ、・・・低電源電圧。 図 ＩＮ型シリコン幕末反 ２ Ｎ型理逆層 ／２ 、り糸＠品シリコンｉ ／３ Ｆ型ｆＥｔｉｉ ／４ Ｎ型力と資し晋 Ｐ型埋込層 Ｖｐｏ 晶型圧電５東 ＶＤｉ 入力電圧 Ｖｏυ丁 、ｔ ｆＪ を万已
Claims (1)
- 【特許請求の範囲】 １、ドレイン領域となる第１導電形半導体基板とその上
方に形成されるドレイン領域となる第２の第１導電形半
導体領域との間にアノード領域となる第１の第２導電形
半導体領域を有し前記第２の第１導電形半導体領域を貫
通して、前記第１の第２導電形半導体領域に達するよう
に形成されたアノード領域となる第２の第２導電形半導
体領域を有し、前記第２の第１導電形半導体領域中に形
成された第２導電形のボディ領域とそのボディ領域内に
形成された第１導電形のソース領域と、前記ボディ領域
内のチャネル部の上にゲート絶縁膜を介して形成された
ゲート電極を設け、アノード端子、ドレイン端子、ゲー
ト端子、ソース端子を有することを特徴とする導電変調
型ＭＯＳデバイス。 ２、前記第１導電型半導体基板と前記第２の第１導電型
半導体領域を接続するように形成されたドレイン領域と
なる第３の第１導電形半導体領域を有することを特徴と
する請求項第１項記載の導電変調型ＭＯＳデバイス。 ３、前記第３の第１導電形半導体領域をが２層以上の半
導体領域からなり、前記第１の第２導電形半導体領域の
上部が下部に比べ狭くくびれた形状となつていることを
特徴とする請求項第２項記載の導電変調型ＭＯＳデバイ
ス。 ４、前記第２の第２導電形半導体領域と他の隣接素子と
の間に、前記第２の第１導電形半導体領域より高濃度の
第４の第１導電形半導体領域が形成されていることを特
徴とする請求項第１項から第３項のいずれかに記載の導
電変調型ＭＯＳデバイス。 ５、前記第２の第２導電形半導体領域と前記ボディ領域
との間に、前記第２の第１導電形半導体領域より高濃度
の第５の第１導電形半導体領域が前記第３の第１導電形
半導体領域に達するように形成されていることを特徴と
する請求項第２項から第４項のいずれかに記載の導電変
調型ＭＯＳデバイス。 ６、前記第１の第２導電形半導体層と隣接して、これよ
り高濃度の第３の第２導電形半導体領域を追加したこと
を特徴とする請求項第１項から第５項のいずれかに記載
の導電変調型ＭＯＳデバイス。 ７、前記第１の第２導電形半導体領域がメッシュ状また
は、ストライプ状に拡がつていることを特徴とする請求
項第１項から第６項のいずれかに記載の導電変調型ＭＯ
Ｓデバイス。 ８、前記第１の第２導電形半導体領域の密度がアノード
電極から離れるに従い増加するように配置したことを特
徴とする請求項第１項から第７項のいずれかに記載の導
電変調型ＭＯＳデバイス。 ９、前記第１の第２導電形半導体領域と同時に形成され
る第４の第２導電形半導体領域を接地電位とする半導体
素子が請求項第１項から第８項のいずれかに記載の導電
変調型ＭＯＳデバイスと同一チップ上に存在することを
特徴とする半導体集積回路装置。 １０、前記第１の第２導電形半導体領域の少なくとも一
部がエピタキシャル成長層で形成されていることを特徴
とする請求項第１項から第９項に記載の導電変調型ＭＯ
Ｓデバイスの製造方法。 １１、導電変調型デバイスのドレイン端子を電源に接続
し、ソース端子は負荷に接続し、アノード端子は前記電
源の電圧より高く昇圧させる手段を有することを特徴と
する半導体回路。 １２、導電変調型デバイスのゲート端子を前記電源電圧
より高く昇圧させる手段を有することを特徴とする請求
項第１１項記載の半導体回路。 １３、導電変調型デバイスのアノード端子を電源に接続
し、ソース端子を負荷に接続しドレイン端子を前記電源
電圧より高く昇圧させる手段を有することを特徴とする
半導体回路。 １４、導電変調型デバイスのアノード端子を電源に接続
し、ソース端子に負荷を接続し、ゲート端子を前記電源
電圧より高く昇圧させる手段を有することを特徴とする
半導体回路。 １５、導電変調型デバイスのアノード端子を電源に接続
し、ソース端子に負荷を接続し、ゲート端子とドレイン
端子を前記電源電圧より高く昇圧させる手段を有するこ
とを特徴とする半導体回路。 １６、導電変調型ＭＯＳデバイスの出力電流及び（また
は）出力電圧の値により、駆動条件を制御する機能を有
することを特徴とする請求項第１１項から第１５項のい
ずれかに記載の半導体回路。 １７、請求項第１６項に記載の半導体回路を１チップ上
に形成したことを特徴とする半導体集積回路装置。 １８、請求項第１項から第１０項に記載のいずれかの導
電変調型ＭＯＳデバイスのアノードとドレインを接続し
新たにアノード端子としたことを特徴とする半導体集積
回路装置。 １９、導電変調型ＭＯＳトランジスタのアノード端子を
電源に接続し、ソース端子に負荷を接続し、ゲート端子
を前記電源より高く昇圧させる手段を有することを特徴
とする半導体回路。 ２０、請求項第１１項から第１９項のいずれかに記載の
回路を用いたランプ点燈スイッチ回路。 ２１、請求項第１１項から第１９項のいずれかに記載の
回路を用いたソレノイド駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261486A JP2901621B2 (ja) | 1988-10-19 | 1988-10-19 | 導電変調型ｍｏｓデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261486A JP2901621B2 (ja) | 1988-10-19 | 1988-10-19 | 導電変調型ｍｏｓデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109371A true JPH02109371A (ja) | 1990-04-23 |
| JP2901621B2 JP2901621B2 (ja) | 1999-06-07 |
Family
ID=17362578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261486A Expired - Lifetime JP2901621B2 (ja) | 1988-10-19 | 1988-10-19 | 導電変調型ｍｏｓデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901621B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0683529A1 (en) * | 1994-05-19 | 1995-11-22 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Power integrated circuit ("PIC") structure with a vertical IGBT, and manufacturing process thereof |
| EP0760529A3 (en) * | 1995-08-24 | 1997-10-15 | Toshiba Kk | Lateral IGBT |
| JP2017108097A (ja) * | 2015-11-30 | 2017-06-15 | 良孝 菅原 | 半導体素子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131580A (ja) * | 1985-11-27 | 1987-06-13 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 高速スイツチング横形絶縁ゲ−トトランジスタ |
-
1988
- 1988-10-19 JP JP63261486A patent/JP2901621B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131580A (ja) * | 1985-11-27 | 1987-06-13 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 高速スイツチング横形絶縁ゲ−トトランジスタ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0683529A1 (en) * | 1994-05-19 | 1995-11-22 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Power integrated circuit ("PIC") structure with a vertical IGBT, and manufacturing process thereof |
| US5556792A (en) * | 1994-05-19 | 1996-09-17 | Consorzio Per La Ricerca Sulla Microelecttronica Nel Mezzogiorno | Process for manufacturing a power integrated circuit ("PIC") structure with a vertical IGBT |
| US5703385A (en) * | 1994-05-19 | 1997-12-30 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Power integrated circuit ("PIC") structure with a vertical IGBT |
| EP0760529A3 (en) * | 1995-08-24 | 1997-10-15 | Toshiba Kk | Lateral IGBT |
| JP2017108097A (ja) * | 2015-11-30 | 2017-06-15 | 良孝 菅原 | 半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2901621B2 (ja) | 1999-06-07 |
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