JPH0210953A - シリアル伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の櫃要〕 データのシリアル伝送装置特に伝送信号中の特定パター
ンを検出する装置に関し、 特定パターンの検出をハードウェアで行なうようにして
、また比較対象を変更可能にして、迅速な、任意の特定
パターンに容易に対応できる、シリアル伝送信号中の特
定パターン検出手段を提供することを目的とし、 シリアル伝送用に設けられるシフトレジスタの他に、プ
ログラマブルな比較検定用レジスタおよび検定ビット設
定レジスタと、これらのレジスタからデータを人力され
、検定ビット設定レジスタのデータで指定される比較対
象外ビットを除いて、シフトレジスタと比較検定用レジ
スタの全ビットが一致するとき一致出力を生じる比較回
路を備え、比較検定用レジスタに、検出すべき特定パタ
ーンと同じパターンをセットし、また検定ビット設定レ
ジスタに比較対象／非対象ビットを指定するデータをセ
ットし、比較回路で比較してその一致出力により、シリ
アル伝送データ中の特定パターンを検出するように構成
する。

〔産業上の利用分野〕

本発明は、データのシリアル伝送装置特に伝送信号中の
特定パターンを検出する装置に関する。

データ伝送の一方法としてシリアル伝送方式があるが、
多数の相手またはある特定の相手とデータの授受をする
際に、同期をとる必要があり、このため伝送信号に特定
パターン（ビット、フレーム各同期パターンなど）を含
め、これを検出することで同期を実現している。またシ
リアル伝送信号中に任意の特定パターン例えばあるコマ
ンドを示すパターンを挿入し、これを検出することで所
定の動作をすることが行なわれている。

〔従来の技術〕

従来のシリアル伝送装置において特定パターンの検出は
、ソフトウェアで行なっている。即ちシリアル伝送用の
所定ビット長のレジスタにデータが一杯に詰るごとに、
ソフトウェアがレジスタデータをプロセッサ（ＣＰ　Ｕ
）に取込み、該レジスタデータを１ビツトずつ所定パタ
ーンと比較し、レジスタデータが特定パターンか否か調
べる。

このような、伝送の度ごとの１ビツトずつの比較では、
ソフトウェアが繁忙となる。特にシリアル伝送用のレジ
スタのビット長が長い場合や、検出対象の特定パターン
の該ビット長における存在位置が不具合（検出順で最終
部分にあったりして）な場合は、ソフトウェアは殆んど
それ（特定パターン検出）のみに掛かりきりになる、と
いった問題を生じ易い。また、比較径が変る場合や一部
を除外した比較の場合などは、比較そのものが煩雑とな
るのを免れない。

〔発明が解決しようとする課題〕

本発明は、特定パターンの検出をハードウェアで行なう
ようにして、また比較対象を変更可能にして、迅速な、
任意の特定パターンに容易にり・ｊ応できる、シリアル
伝送信号中の特定パターン検出手段を提供することを目
的とするものである。

〔課題を解決するための手段〕

第１図に本発明の基本構成を示す。１はシリアル伝送用
のシフトレジスタであり、受信データ（シリアル入力）
を逐次（１ビツトずつ）取込み、また送信データ（シリ
アル出力）を逐次出力する。

本発明はこのシフトレジスタ１内のシリアル伝送データ
の特定パターンを検出する。２は比較検定用レジスタで
、プロセッサＣＰＵにより比較パターン（検出すべき特
定パターンと同じパターン）が設定される。３は比較回
路で、レジスタ１と２のデータをビット対応で比較し、
全ビット一致すれば一致出力を生じる。４は検定ビット
設定レジスタで、シフトレジスタ１中の各ビットを比較
対象にする／しないを決めるデータをプロセッサＣＰＵ
により設定される。

〔作用〕

この構成によれば、比較回路３はレジスタ１と２のデー
タをビット対応で比較（レジスタ１の第１ビツトとレジ
スタ２の第１ビツト、レジスタ１の第２ビツトとレジス
タ２の第２ビット、・・・・・・を比較）し、従ってシ
リアル入力があり、その特定パターンがシフトレジスタ
１に入った段階で比較回路３は一致出力を生じる。シフ
トレジスタ１中のどソトで比較対象外のもの（特定パタ
ーンに含まれないもの）については、レジスタ４に設定
したビットで、比較回路３の当該ビットの比較結果を強
制的に一致、にさせる。

比較回路３はハードウェアであり、全ビラ１−の比較を
並行して同時に行なっている。一致出力はシフトレジス
タ１に特定パターンが入った段階で得られ、全ビット（
シフトレジスタ１のビット長だけのピッｌ−）がシフト
レジスタ１に入り終った段階でプロセッサに該全ビット
を取り込む、１ビツトずつ比較する従来方式に比べて、
迅速な特定パターン検出が可能である。また検定ビット
設定レジスタ４に、ドントケアにするビットを設定する
だけで、任意長、任意ＲＩＪｋ的な特定パターンにも容
易に対応できる。

〔実施例〕

第２図に本発明の実施例を示す。シフトレジスタ１、比
較検定用レジスタ２、検定ビット設定レジスタ４は本例
では１６ビツト長とし２ており、ｂＯ，ｂｌ、・・・・
・・ｂｌ５はその第１．第２．・・・・・・第１６ピン
トである。比較回路３は第１ゲー１−群Ｇ１、第２ゲー
ト群Ｇ２、第３ゲート群Ｇ３からなる。

制御部（ＣＰＵ）５はこれらのレジスタ１，２゜４とデ
ータ授受を行なう。即ちシフトレジスタ１に入った受信
データは１６ビツトパラレルで制御部５へ取込み、また
送信データを１６びパラレルでシフトレジスタ１にセッ
トする。また制御部５は特定ビット検出のための比較パ
ターンをレジスタ２に、またドントケアとするピントを
指定するデータをレジスタ４にセットする（１６ビツト
パラレル転送で）。

比較回路３のゲート群Ｇ１はビンを一単位比較回路を構
成し、レジスタ１と２の各ビットを比較し、各ゲートは
排他ノアゲートであるから、一致でＨレベル（１）を出
力する。レジスタ４のデータは、ドントケアとするビッ
トに対して０であり、これがビット単位検定設定回路を
構成するゲート群Ｇ２に入ると、当該ゲートはゲート群
Ｇ１からの入力がＨ，Ｌ　（１，Ｏ）いずれであれ、Ｈ
レベル（１）を出力する。ドントケアとしないビット（
比較対象とするビット）については１であり、このビッ
ト１を受けるゲート群Ｇ２のゲートはゲート群Ｇ１から
の入力をそのまま出力する。

ビット単位集約回路を構成する。ゲート群Ｇ３は、ゲー
ト群Ｇ２からの、一致または一致と見做す場合Ｈレベル
、そうでないときＬレベルの出力を受け、全ビット一致
ならＨレベルの一致出力を、そうでなければＬレベルの
不一致出力を生じる。

これは制御部５へ入力される。この結果プロセッサ（ソ
フトウェア）は単一の結果が出力されるまで介在せず、
他の仕事を行なっていてよい。

第２図ではシリアル伝送装置をワンチップマイクロコン
ビュ・−りに搭載している（１〜５を同一チップに形成
している）が、シリアル伝送装置は独立した装置とし、
一致出力は端子を通して外部へ出力するようにしてもよ
い。

〔発明の効果〕

以上説明したように本発明によれば、予め比較パターン
と検定ビットを設定することで、ソフトウェアを介在さ
せずに、シリアル伝送信号中の特定パターンを検出でき
、ソフトウェアの効率向上に寄与する所が大きい。

【図面の簡単な説明】

第１図は本発明の原理を示すブロック図、第２図は本発
明の実施例を示すブロック図である。 第１図で１はシフトレジスタ、２は比較検定用レジスタ
、３は比較回路、４は検定ビット設定レジスタである。 本発明の原理を示すブロック図 箪１図

Claims (1)

1. 【特許請求の範囲】 １、シリアル伝送用に設けられるシフトレジスタ（１）
   の他に、プログラマブルな比較検定用レジスタ（２）お
   よび検定ビット設定レジスタ（４）と、これらのレジス
   タからデータを入力され、検定ビット設定レジスタのデ
   ータで指定される比較対象外ビットを除いて、シフトレ
   ジスタと比較検定用レジスタの全ビットが一致するとき
   一致出力を生じる比較回路（３）を備え、 比較検定用レジスタに、検出すべき特定パターンと同じ
   パターンをセットし、また検定ビット設定レジスタに比
   較対象／非対象ビットを指定するデータをセットし、比
   較回路で比較してその一致出力により、シリアル伝送デ
   ータ中の特定パターンを検出するようにしてなることを
   特徴とするシリアル伝送装置。