JPH0210980B2 - - Google Patents
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- Publication number
- JPH0210980B2 JPH0210980B2 JP59202217A JP20221784A JPH0210980B2 JP H0210980 B2 JPH0210980 B2 JP H0210980B2 JP 59202217 A JP59202217 A JP 59202217A JP 20221784 A JP20221784 A JP 20221784A JP H0210980 B2 JPH0210980 B2 JP H0210980B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- signal
- bus
- flip
- sends
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセツサを複数用いてジヨブを遂行
する装置に係り、特に複数のプロセツサが共用す
るバスの使用効率を高めるために、アドレスゲー
ト切替を速やかに実施し得るマルチプロセツサ制
御方式に関する。
する装置に係り、特に複数のプロセツサが共用す
るバスの使用効率を高めるために、アドレスゲー
ト切替を速やかに実施し得るマルチプロセツサ制
御方式に関する。
近年、プロセツサにより制御される各種情報処
理装置が普及するに伴い、複数のプロセツサを使
用し各プロセツサが独立に処理を分担してジヨブ
を遂行するマルチプロセツサ制御方式を用いる装
置が出現している。
理装置が普及するに伴い、複数のプロセツサを使
用し各プロセツサが独立に処理を分担してジヨブ
を遂行するマルチプロセツサ制御方式を用いる装
置が出現している。
この場合各プロセツサはバスを共用するので、
処理効率を高める為に、バスを使用したプロセツ
サはバス使用後アドレス制御線等のゲートを相手
のプロセツサに渡し、アドレスデコードを早く行
わせる必要がある。
処理効率を高める為に、バスを使用したプロセツ
サはバス使用後アドレス制御線等のゲートを相手
のプロセツサに渡し、アドレスデコードを早く行
わせる必要がある。
第４図は従来のマルチプロセツサ制御回路を説
明する図で、第５図は第４図の動作を説明するタ
イムチヤートである。
明する図で、第５図は第４図の動作を説明するタ
イムチヤートである。
プロセツサ１はバス７を経て例えばメモリ６を
アクセスしようとする場合、第５図に示す如くバ
ス７の使用要求RQ1信号を送出する。この時優
先度の高いプロセツサ２が使用要求RQ2信号を
送出していなければNOT回路１２の出力は“１”
であり、JKフリツプフロツプ９はセツトされて
いないので端子は“１”を送出している。従つ
てAND回路１０は“１”を送出し、クロツクの
1τ後にJKフリツプフロツプ８をセツトする。
アクセスしようとする場合、第５図に示す如くバ
ス７の使用要求RQ1信号を送出する。この時優
先度の高いプロセツサ２が使用要求RQ2信号を
送出していなければNOT回路１２の出力は“１”
であり、JKフリツプフロツプ９はセツトされて
いないので端子は“１”を送出している。従つ
てAND回路１０は“１”を送出し、クロツクの
1τ後にJKフリツプフロツプ８をセツトする。
セツトされたフリツプフロツプ８はＱ端子から
Ｐ信号として“１”をOR回路１３を経てメモリ
制御回路５に送出すると共に、端子から＊G1
信号として“０”をドライバ３に送出する。
Ｐ信号として“１”をOR回路１３を経てメモリ
制御回路５に送出すると共に、端子から＊G1
信号として“０”をドライバ３に送出する。
ドライバ３は“０”の＊G1信号を受けるとア
ドレスゲートを開く為、プロセツサ１はバス７を
使用することが可能となり、メモリ制御回路５に
アドレスを送出する。又メモリ制御回路５は前記
Ｐ信号により、前記アドレスのデコードが済むと
メモリ６はRAS（語選択）信号とCAS（桁選択）
信号を送出する。メモリ制御回路５はRAS信号
送出後クロツクの2τ後に応答信号ANSをフリツ
プフロツプ８と９のＫ端子に送出する。従つてフ
リツプフロツプ８はリセツトされ、＊G1信号は
復旧する。
ドレスゲートを開く為、プロセツサ１はバス７を
使用することが可能となり、メモリ制御回路５に
アドレスを送出する。又メモリ制御回路５は前記
Ｐ信号により、前記アドレスのデコードが済むと
メモリ６はRAS（語選択）信号とCAS（桁選択）
信号を送出する。メモリ制御回路５はRAS信号
送出後クロツクの2τ後に応答信号ANSをフリツ
プフロツプ８と９のＫ端子に送出する。従つてフ
リツプフロツプ８はリセツトされ、＊G1信号は
復旧する。
プロセツサ１がバス７を使用中にプロセツサ２
がバス７の使用要求RQ2信号を送出したとする。
フリツプフロツプ８がリセツトされて端子が
“１”となるとAND回路１１は“１”を送出し、
フリツプフロツプ９はクロツクの1τ後にセツトさ
れる。
がバス７の使用要求RQ2信号を送出したとする。
フリツプフロツプ８がリセツトされて端子が
“１”となるとAND回路１１は“１”を送出し、
フリツプフロツプ９はクロツクの1τ後にセツトさ
れる。
セツトされたフリツプフロツプ９はＱ端子から
Ｐ信号として“１”をOR回路１３を経てメモリ
制御回路５に送出すると共に、端子から＊G2
信号として“０”をドライバ４に送出する。
Ｐ信号として“１”をOR回路１３を経てメモリ
制御回路５に送出すると共に、端子から＊G2
信号として“０”をドライバ４に送出する。
ドライバ４は“０”の＊G2信号を受けるとア
ドレスゲートを開く為、プロセツサ２はバス７を
使用することが可能となり、メモリ制御回路５に
アドレスを送出する。又メモリ制御回路５は前記
Ｐ信号により、前記アドレスのデコードが済むと
メモリ６にRAS信号とCAS信号を送出する。メ
モリ制御回路５はRAS信号送出後クロツクの2τ
後に応答信号ANSをフリツプフロツプ８と９の
Ｋ端子に送出する。従つてフリツプフロツプ９は
リセツトされ、＊G2信号は復旧する。
ドレスゲートを開く為、プロセツサ２はバス７を
使用することが可能となり、メモリ制御回路５に
アドレスを送出する。又メモリ制御回路５は前記
Ｐ信号により、前記アドレスのデコードが済むと
メモリ６にRAS信号とCAS信号を送出する。メ
モリ制御回路５はRAS信号送出後クロツクの2τ
後に応答信号ANSをフリツプフロツプ８と９の
Ｋ端子に送出する。従つてフリツプフロツプ９は
リセツトされ、＊G2信号は復旧する。
次ぎにプロセツサ１がバス７の使用要求を送出
していると、前記同様にプロセツサ２の動作に続
いてプロセツサ１が動作する。
していると、前記同様にプロセツサ２の動作に続
いてプロセツサ１が動作する。
マルチプロセツサ制御方式で動作する場合、各
プロセツサは独立した処理を行つており、第１の
プロセツサがバス使用終了後、次の要求発生前
に、それまで待ち状態にあつた第２のプロセツサ
がバスの使用を開始することが多い。
プロセツサは独立した処理を行つており、第１の
プロセツサがバス使用終了後、次の要求発生前
に、それまで待ち状態にあつた第２のプロセツサ
がバスの使用を開始することが多い。
ところで、従来のマルチプロセツサ制御回路は
上記の如く動作する為、各プロセツサがバス使用
要求を発生させた後、アドレスゲートを開いてバ
スを使用するのに夫々5τのバスサイクルが必要で
あり、プロセツサ１のバス使用中にプロセツサ２
がバス使用要求を送出しているにも拘わらず、ド
ライバのアドレスゲートを開く信号は1τのバスサ
イクルを待つこととなり、効率が悪いという問題
がある。
上記の如く動作する為、各プロセツサがバス使用
要求を発生させた後、アドレスゲートを開いてバ
スを使用するのに夫々5τのバスサイクルが必要で
あり、プロセツサ１のバス使用中にプロセツサ２
がバス使用要求を送出しているにも拘わらず、ド
ライバのアドレスゲートを開く信号は1τのバスサ
イクルを待つこととなり、効率が悪いという問題
がある。
上記問題点は、複数のプロセツサが同一のクロ
ツクにより同期して動作し、共通バスを交互に占
有して処理を行う装置において、共通バスを使用
中のプロセツサが、該共通バスの使用を終了する
前に、次に該共通バスを使用するプロセツサに対
するバス使用権の授与を決定する手段を設け、或
るプロセツサが共通バスの使用を終了した時に、
他のプロセツサが該共通バスの使用を要求してい
る場合、前記或るプロセツサのバス使用権の放棄
と、共通バス使用を要求している中で最も優先順
位の高いプロセツサへのバス使用権の授与とを同
一タイミングで行うようにした、本発明によるマ
ルチプロセツサ制御方式によつて解決される。
ツクにより同期して動作し、共通バスを交互に占
有して処理を行う装置において、共通バスを使用
中のプロセツサが、該共通バスの使用を終了する
前に、次に該共通バスを使用するプロセツサに対
するバス使用権の授与を決定する手段を設け、或
るプロセツサが共通バスの使用を終了した時に、
他のプロセツサが該共通バスの使用を要求してい
る場合、前記或るプロセツサのバス使用権の放棄
と、共通バス使用を要求している中で最も優先順
位の高いプロセツサへのバス使用権の授与とを同
一タイミングで行うようにした、本発明によるマ
ルチプロセツサ制御方式によつて解決される。
即ち複数のプロセツサがバスを使用する場合、
一般に第１のプロセツサがアクセスした次は、第
２のプロセツサのアクセスに入ることが多いの
で、各々のプロセツサはアクセス終了後、他の優
先度の高いアクセス要求中のプロセツサのアドレ
スゲートを開けることにより処理効率を高めるよ
うにしたものである。
一般に第１のプロセツサがアクセスした次は、第
２のプロセツサのアクセスに入ることが多いの
で、各々のプロセツサはアクセス終了後、他の優
先度の高いアクセス要求中のプロセツサのアドレ
スゲートを開けることにより処理効率を高めるよ
うにしたものである。
第１図は本発明の一実施例を示す回路のブロツ
ク図で、第２図は第１図の動作を説明するタイム
チヤートである。
ク図で、第２図は第１図の動作を説明するタイム
チヤートである。
第１図は第４図の回路にAND回路１５，１７
とOR回路１４，１６を追加したもので、その他
は第４図と同一で、バス７とメモリ制御回路５及
びメモリ６は省略してある。
とOR回路１４，１６を追加したもので、その他
は第４図と同一で、バス７とメモリ制御回路５及
びメモリ６は省略してある。
プロセツサ１は第２図に示す如くバスの使用要
求RQ1信号を送出する。この時優先度の高いプ
ロセツサ２が使用要求RQ2信号を送出していな
ければNOT回路１２の出力は“１”であり、JK
フリツプフロツプ９はセツトされていないので
端子は“１”を送出している。従つてAND回路
１０は“１”を送出し、OR回路１４を経てクロ
ツクの1τ後にJKフリツプフロツプ８をセツトす
る。
求RQ1信号を送出する。この時優先度の高いプ
ロセツサ２が使用要求RQ2信号を送出していな
ければNOT回路１２の出力は“１”であり、JK
フリツプフロツプ９はセツトされていないので
端子は“１”を送出している。従つてAND回路
１０は“１”を送出し、OR回路１４を経てクロ
ツクの1τ後にJKフリツプフロツプ８をセツトす
る。
セツトされたフリツプフロツプ８はＱ端子から
Ｐ信号として“１”をOR回路１３を経てメモリ
制御回路に送出すると共に、端子から＊G1信
号として“０”をドライバ３に送出する。
Ｐ信号として“１”をOR回路１３を経てメモリ
制御回路に送出すると共に、端子から＊G1信
号として“０”をドライバ３に送出する。
ドライバ３は＊G1信号を受けるとアドレスゲ
ートを開き、プロセツサ１はメモリ制御回路にア
ドレスを送出する。又メモリ制御回路は前記Ｐ信
号により、前記アドレスのデコードが済むとメモ
リにRAS信号とCAS信号を送出する。メモリ制
御回路はRAS信号送出後クロツクの2τ後に応答
信号ANSをフリツプフロツプ８と９のＫ端子に
送出する。従つてフリツプフロツプ８はリセツト
され、＊G1信号は復旧する。
ートを開き、プロセツサ１はメモリ制御回路にア
ドレスを送出する。又メモリ制御回路は前記Ｐ信
号により、前記アドレスのデコードが済むとメモ
リにRAS信号とCAS信号を送出する。メモリ制
御回路はRAS信号送出後クロツクの2τ後に応答
信号ANSをフリツプフロツプ８と９のＫ端子に
送出する。従つてフリツプフロツプ８はリセツト
され、＊G1信号は復旧する。
プロセツサ１がバスを使用中にプロセツサ２が
バスの使用要求RQ2信号を送出したとする。フ
リツプフロツプ９はセツトされていない為、端
子は“１”であり、応答信号ANSが入るとAND
回路１７はOR回路１６を経て“１”をフリツプ
フロツプ９に送出する。従つてフリツプフロツプ
９はクロツクの1τ後にセツトされる。従つて＊
G1信号に続いて＊G2信号が送出される。
バスの使用要求RQ2信号を送出したとする。フ
リツプフロツプ９はセツトされていない為、端
子は“１”であり、応答信号ANSが入るとAND
回路１７はOR回路１６を経て“１”をフリツプ
フロツプ９に送出する。従つてフリツプフロツプ
９はクロツクの1τ後にセツトされる。従つて＊
G1信号に続いて＊G2信号が送出される。
セツトされたフリツプフロツプ９はＱ端子から
Ｐ信号として“１”をOR回路１３を経てメモリ
制御回路に送出すると共に、端子から＊G2信
号として“０”をドライバ４に送出する。前記の
如くフリツプフロツプ８がリセツトされると端
子は“１”となり、プロセツサ２がRQ2信号を
送出している為、AND回路１１は“１”を送出
するがフリツプフロツプ９は既にセツトされてい
るため、この信号は無視される。
Ｐ信号として“１”をOR回路１３を経てメモリ
制御回路に送出すると共に、端子から＊G2信
号として“０”をドライバ４に送出する。前記の
如くフリツプフロツプ８がリセツトされると端
子は“１”となり、プロセツサ２がRQ2信号を
送出している為、AND回路１１は“１”を送出
するがフリツプフロツプ９は既にセツトされてい
るため、この信号は無視される。
ドライバ４は＊G2信号を受けるとアドレスゲ
ートを開き、プロセツサ２はメモリ制御回路にア
ドレスを送出する。又メモリ制御回路は前記Ｐ信
号により、前記アドレスのデコードが済むとメモ
リにRAS信号とCAS信号を送出する。メモリ制
御回路はRAS信号送出後クロツクの2τ後に応答
信号ANSをフリツプフロツプ８と９のＫ端子に
送出する。従つてフリツプフロツプ９はリセツト
され、＊G2信号は復旧し、プロセツサ２は4τの
バスサイクルで動作完了することが出来る。
ートを開き、プロセツサ２はメモリ制御回路にア
ドレスを送出する。又メモリ制御回路は前記Ｐ信
号により、前記アドレスのデコードが済むとメモ
リにRAS信号とCAS信号を送出する。メモリ制
御回路はRAS信号送出後クロツクの2τ後に応答
信号ANSをフリツプフロツプ８と９のＫ端子に
送出する。従つてフリツプフロツプ９はリセツト
され、＊G2信号は復旧し、プロセツサ２は4τの
バスサイクルで動作完了することが出来る。
プロセツサ２がバスを使用中にプロセツサ１が
バスの使用要求RQ1信号を送出したとする。フ
リツプフロツプ９はセツトされている為、端子
は“０”であり、AND回路１０は動作しない。
フリツプフロツプ８はリセツトされている為、
端子は“１”である。従つて応答信号ANSが入
るとAND回路１５はOR回路１４を経て“１”を
フリツプフロツプ８に送出する。従つてフリツプ
フロツプ８はクロツクの1τ後にセツトされる。従
つて＊G2信号に続いて＊G1信号が送出される。
バスの使用要求RQ1信号を送出したとする。フ
リツプフロツプ９はセツトされている為、端子
は“０”であり、AND回路１０は動作しない。
フリツプフロツプ８はリセツトされている為、
端子は“１”である。従つて応答信号ANSが入
るとAND回路１５はOR回路１４を経て“１”を
フリツプフロツプ８に送出する。従つてフリツプ
フロツプ８はクロツクの1τ後にセツトされる。従
つて＊G2信号に続いて＊G1信号が送出される。
セツトされたフリツプフロツプ８はＱ端子から
Ｐ信号として“１”をOR回路１３を経てメモリ
制御回路に送出すると共に、端子から＊G1信
号として“０”をドライバ３に送出する。
Ｐ信号として“１”をOR回路１３を経てメモリ
制御回路に送出すると共に、端子から＊G1信
号として“０”をドライバ３に送出する。
送つてドライバ３は＊G1信号を受けるとアド
レスゲートを開き、プロセツサ１はメモリ制御回
路にアドレスを送出する。又メモリ制御回路は前
記Ｐ信号により、前記アドレスのデコードが済む
とメモリにRAS信号とCAS信号を送出する。メ
モリ制御回路はRAS信号送出後クロツクの2τ後
に応答信号ANSをフリツプフロツプ８と９のＫ
端子に送出する。従つてフリツプフロツプ８はリ
セツトされ、＊G1信号は復旧し、プロセツサ１
は4τのバスサイクルで動作完了することが出来
る。
レスゲートを開き、プロセツサ１はメモリ制御回
路にアドレスを送出する。又メモリ制御回路は前
記Ｐ信号により、前記アドレスのデコードが済む
とメモリにRAS信号とCAS信号を送出する。メ
モリ制御回路はRAS信号送出後クロツクの2τ後
に応答信号ANSをフリツプフロツプ８と９のＫ
端子に送出する。従つてフリツプフロツプ８はリ
セツトされ、＊G1信号は復旧し、プロセツサ１
は4τのバスサイクルで動作完了することが出来
る。
第３図は本発明の他の実施例を示す回路図で、
プロセツサが３以上の複数で構成される場合を示
す。
プロセツサが３以上の複数で構成される場合を示
す。
第３図はｎ個のプロセツサで構成されるシステ
ムにおいて、ｉ番目のプロセツサがドライバのア
ドレスゲートを開く状態を示す。そして優先権は
番号の高い程大きいものとする。この条件はプロ
セツサｉはバスを占有していない。且つプロセツ
サｉがバス使用要求を送出している。且つプロセ
ツサｉより優先度の高いプロセツサが使用要求を
送出していない。且つプロセツサｉ以外のプロセ
ツサに応答信号ANSが来たということで可能と
なる。
ムにおいて、ｉ番目のプロセツサがドライバのア
ドレスゲートを開く状態を示す。そして優先権は
番号の高い程大きいものとする。この条件はプロ
セツサｉはバスを占有していない。且つプロセツ
サｉがバス使用要求を送出している。且つプロセ
ツサｉより優先度の高いプロセツサが使用要求を
送出していない。且つプロセツサｉ以外のプロセ
ツサに応答信号ANSが来たということで可能と
なる。
AND回路２０と２２にプロセツサｉの使用要
求RQi信号が入る。この時JKフリツプフロツプ
２４はセツトされていない為、端子は“１”を
送出している。プロセツサｉ＋１以上のプロセツ
サが使用要求を送出していなければ＊RQi＋１〜
＊RQn信号は“１”である為、AND回路２１の
出力は“１”である。従つて応答信号ANSが入
るとAND回路２２は“１”をOR回路２３を経て
フリツプフロツプ２４に送出し、フリツプフロツ
プ２４はクロツクの1τ後セツトされる。
求RQi信号が入る。この時JKフリツプフロツプ
２４はセツトされていない為、端子は“１”を
送出している。プロセツサｉ＋１以上のプロセツ
サが使用要求を送出していなければ＊RQi＋１〜
＊RQn信号は“１”である為、AND回路２１の
出力は“１”である。従つて応答信号ANSが入
るとAND回路２２は“１”をOR回路２３を経て
フリツプフロツプ２４に送出し、フリツプフロツ
プ２４はクロツクの1τ後セツトされる。
セツトされたフリツプフロツプ２４はＱ端子か
らＰ信号として“１”を送出すると共に、端子
から＊G1信号として“０”をドライバに送出す
る。
らＰ信号として“１”を送出すると共に、端子
から＊G1信号として“０”をドライバに送出す
る。
若しプロセツサｉ＋１以上のプロセツサが使用
要求を送出していると＊RQi＋１〜＊RQnの内ど
れかが“０”となる為、AND回路２１の出力は
“０”であり、AND回路２０，２２共動作せず、
フリツプフロツプ２４がセツトされない。従つて
ドライバのアドレスゲートを開く信号＊Giは送
出されない。
要求を送出していると＊RQi＋１〜＊RQnの内ど
れかが“０”となる為、AND回路２１の出力は
“０”であり、AND回路２０，２２共動作せず、
フリツプフロツプ２４がセツトされない。従つて
ドライバのアドレスゲートを開く信号＊Giは送
出されない。
又プロセツサ１〜ｉ−１迄のプロセツサがバス
を使用中である場合は、＊G1〜Gi−１の内どれ
かが“０”となる為、AND回路２０は動作せず、
AND回路２２も応答信号ANSが来る迄動作しな
い為、フリツプフロツプ２４はセツトされず、ド
ライバもアドレスゲートを開くことが無いので他
のプロセツサの動作を妨害しない。
を使用中である場合は、＊G1〜Gi−１の内どれ
かが“０”となる為、AND回路２０は動作せず、
AND回路２２も応答信号ANSが来る迄動作しな
い為、フリツプフロツプ２４はセツトされず、ド
ライバもアドレスゲートを開くことが無いので他
のプロセツサの動作を妨害しない。
以上説明した如く、本発明はアドレスゲートの
切替えを速くすることが可能でマルチプロセツサ
制御における処理効率を高めることが出来る。
切替えを速くすることが可能でマルチプロセツサ
制御における処理効率を高めることが出来る。
第１図は本発明の一実施例を示す回路のブロツ
ク図、第２図は第１図の動作を説明するタイムチ
ヤート、第３図は本発明の他の実施例を示す回路
図、第４図は従来のマルチプロセツサ制御回路を
説明する図、第５図は第４図の動作を説明するタ
イムチヤートである。 図において、１，２はプロセツサ、３，４はド
ライバ、５はメモリ制御回路、６はメモリ、７は
バス、８，９，２４はJKフリツプフロツプであ
る。
ク図、第２図は第１図の動作を説明するタイムチ
ヤート、第３図は本発明の他の実施例を示す回路
図、第４図は従来のマルチプロセツサ制御回路を
説明する図、第５図は第４図の動作を説明するタ
イムチヤートである。 図において、１，２はプロセツサ、３，４はド
ライバ、５はメモリ制御回路、６はメモリ、７は
バス、８，９，２４はJKフリツプフロツプであ
る。
Claims (1)
- 【特許請求の範囲】 １ 複数のプロセツサが同一のクロツクにより同
期して動作し、共通バスを交互に占有して処理を
行う装置において、 共通バスを使用中のプロセツサが、該共通バス
の使用を終了する前に、次に該共通バスを使用す
るプロセツサに対するバス使用権の授与を決定す
る手段を設け、 或るプロセツサが共通バスの使用を終了した時
に、他のプロセツサが該共通バスの使用を要求し
ている場合、前記或るプロセツサのバス使用権の
放棄と、共通バス使用を要求している中で最も優
先順位の高いプロセツサへのバス使用権の授与と
を同一タイミングで行うことを特徴とするマルチ
プロセツサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20221784A JPS6180352A (ja) | 1984-09-27 | 1984-09-27 | マルチプロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20221784A JPS6180352A (ja) | 1984-09-27 | 1984-09-27 | マルチプロセツサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180352A JPS6180352A (ja) | 1986-04-23 |
| JPH0210980B2 true JPH0210980B2 (ja) | 1990-03-12 |
Family
ID=16453895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20221784A Granted JPS6180352A (ja) | 1984-09-27 | 1984-09-27 | マルチプロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180352A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812611B2 (ja) * | 1975-10-15 | 1983-03-09 | 株式会社東芝 | デ−タテンソウセイギヨホウシキ |
| JPS5913762B2 (ja) * | 1979-01-10 | 1984-03-31 | 株式会社日立製作所 | 情報バス制御装置 |
| JPS5696313A (en) * | 1979-12-12 | 1981-08-04 | Mitsubishi Electric Corp | Bus control device of multiprocessor system |
| JPS6019022B2 (ja) * | 1980-12-25 | 1985-05-14 | 富士電機株式会社 | バス使用権制御方式 |
-
1984
- 1984-09-27 JP JP20221784A patent/JPS6180352A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6180352A (ja) | 1986-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |