JPS6180352A - マルチプロセツサ制御方式 - Google Patents
マルチプロセツサ制御方式Info
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- JPS6180352A JPS6180352A JP20221784A JP20221784A JPS6180352A JP S6180352 A JPS6180352 A JP S6180352A JP 20221784 A JP20221784 A JP 20221784A JP 20221784 A JP20221784 A JP 20221784A JP S6180352 A JPS6180352 A JP S6180352A
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- Japan
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- bus
- signal
- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサを複数用いてジョブを遂行する装置
に係り、特に複数のプロセッサが共用するバスの使用効
率を高めるために、アトレスリ′−ト切替を速やかに実
施し得るマルチプロセッサ制御方式に関する。
に係り、特に複数のプロセッサが共用するバスの使用効
率を高めるために、アトレスリ′−ト切替を速やかに実
施し得るマルチプロセッサ制御方式に関する。
近年、プロセッサにより制御される各種情報処理装置が
普及するに伴い、複数のプロセ・ツリを使用し各プロセ
ッサが独立に処理を分１旦してショフを遂行するマルチ
プロセノザ１ｉｌｌ １Ｍ１１方式を用いる装置が出現
している。
普及するに伴い、複数のプロセ・ツリを使用し各プロセ
ッサが独立に処理を分１旦してショフを遂行するマルチ
プロセノザ１ｉｌｌ １Ｍ１１方式を用いる装置が出現
している。
この場合各プロセノザはバスを共用するので、処理効率
を高める為に、バスを使用したプロヒソザはバス使用後
アドレス制御綿等のケートを相ｆのプロセッサに渡し、
７１ルスデコ−１”を早く行わせる必要がある。
を高める為に、バスを使用したプロヒソザはバス使用後
アドレス制御綿等のケートを相ｆのプロセッサに渡し、
７１ルスデコ−１”を早く行わせる必要がある。
第４図は従来のマルチプロセッサ制御方式を説明する図
で、第５図は第４図の動作を説明するタイムチャートで
ある。
で、第５図は第４図の動作を説明するタイムチャートで
ある。
プロセッサ１はバス７を経て例えはメモリ６をアクセス
しようとする場合、第５図に示す如くバス７の使用要求
ＲＱＩ信号を送出する。この時優先度の高いプロセッサ
２が使用要求ＲＱ ２信号を送出していなければＮＯＴ
回路１２の出力は” １°゛であり、Ｊ Ｉ＜フリップ
フロップ９ばｐソ１されていないのでζ端子は“１′を
送出している。従ってＡ Ｎ Ｄ回路１０は“１′を送
出し、クロックの１τ後にＪＫフリップフロップ８をセ
ットする。
しようとする場合、第５図に示す如くバス７の使用要求
ＲＱＩ信号を送出する。この時優先度の高いプロセッサ
２が使用要求ＲＱ ２信号を送出していなければＮＯＴ
回路１２の出力は” １°゛であり、Ｊ Ｉ＜フリップ
フロップ９ばｐソ１されていないのでζ端子は“１′を
送出している。従ってＡ Ｎ Ｄ回路１０は“１′を送
出し、クロックの１τ後にＪＫフリップフロップ８をセ
ットする。
セソ１−されたフリップフロップ８し才Ｑ端子からＰ信
号として°′］゛をＯＲ回路１３を経てメモリ制御回路
５に送出すると共に、亘端子から牢Ｇｌ信号として“０
゛をｌ”タイム３に送出する。
号として°′］゛をＯＲ回路１３を経てメモリ制御回路
５に送出すると共に、亘端子から牢Ｇｌ信号として“０
゛をｌ”タイム３に送出する。
ドライバ３は０゛の＊Ｇ１信吋信号ｉＪるとアドレスゲ
ー１へを開く為、プロセッサ１はバス７を使用すること
か可能となり、メモリ制御回路５にア１ルスを送出する
。又メモリ制御回路５は前記Ｐ信号により、前記ア１“
レスのデコードが済むとメモリ６にＲＡＳ （語選択）
信号とＣＡＳ （桁選択）信号を送出する５、メモリ制
御回路５はＲＡＳ信号信号送出口クロックτ後に応答信
号ＡＮＳをフリップフロップ８と９０） Ｋ端子に送出
する。従ってフリップフロップ８はすセットされ、＊Ｇ
１信号は復旧する。
ー１へを開く為、プロセッサ１はバス７を使用すること
か可能となり、メモリ制御回路５にア１ルスを送出する
。又メモリ制御回路５は前記Ｐ信号により、前記ア１“
レスのデコードが済むとメモリ６にＲＡＳ （語選択）
信号とＣＡＳ （桁選択）信号を送出する５、メモリ制
御回路５はＲＡＳ信号信号送出口クロックτ後に応答信
号ＡＮＳをフリップフロップ８と９０） Ｋ端子に送出
する。従ってフリップフロップ８はすセットされ、＊Ｇ
１信号は復旧する。
プロセッサＩがバス７を使用中にプロセッサ・２がバス
７の使用要求ＲＱ２信号を送出したとする。
７の使用要求ＲＱ２信号を送出したとする。
フリップフロップ８がす七ノｌ〜されてＱ 端子が１゛
となるとＡ Ｎ Ｄ回路１１は“１゛を送出し、フリソ
プフ１：１ツブ９はクロックの１τ後にセットされる。
となるとＡ Ｎ Ｄ回路１１は“１゛を送出し、フリソ
プフ１：１ツブ９はクロックの１τ後にセットされる。
セットされたフリソブフ１′：Ｉノブ９はＱ 罐、ｉ了
から１）信号として“１゛をＯＲ回路１３を経てメモリ
制御卸回路５に送出すると共に、亘端了から＊Ｇ２信号
として“Ｏ゛をトライバ４に送出する。
から１）信号として“１゛をＯＲ回路１３を経てメモリ
制御卸回路５に送出すると共に、亘端了から＊Ｇ２信号
として“Ｏ゛をトライバ４に送出する。
トライバ４は“０゛の＊ ｃ ２ （ｇ号を受ＬＪると
アドレス’）” ｔ・’？ｃ 開＜為、プロセソ９２
はバス７を使用することが可能となり、メモリ制御回路
５にア１ζし・スを送出する。又メモリ制御回路５は前
記Ｉ〕倍信号より、前記アＩＬ・スのデコーｌ−が済む
とメモリ６にＲＡ Ｓ信号とＣ”、 Ａ Ｓ信号を送出
する。
アドレス’）” ｔ・’？ｃ 開＜為、プロセソ９２
はバス７を使用することが可能となり、メモリ制御回路
５にア１ζし・スを送出する。又メモリ制御回路５は前
記Ｉ〕倍信号より、前記アＩＬ・スのデコーｌ−が済む
とメモリ６にＲＡ Ｓ信号とＣ”、 Ａ Ｓ信号を送出
する。
メモリ制御回詫５はＲＡ Ｓ信号送出後クロックの２τ
後に）応答信号ΔＮＳをフリノプフ１１ツブ８と９のに
端子に送出する。従ってフリップフロップ！］ばリセノ
１され、＊Ｇ２信号は復旧する。
後に）応答信号ΔＮＳをフリノプフ１１ツブ８と９のに
端子に送出する。従ってフリップフロップ！］ばリセノ
１され、＊Ｇ２信号は復旧する。
次ぎにプロセノーリ゛１かバス７の使用要求を送出して
いると、前記同様にプＩ’ｌ レノ４Ｊ２の動作に続い
てプじ１セソ」ノ“１か動作する。
いると、前記同様にプＩ’ｌ レノ４Ｊ２の動作に続い
てプじ１セソ」ノ“１か動作する。
マルチプロセノリ゛制外方弐で動作する場合、各プロセ
ンサは独立した処理を行っており、第１のプロセッサが
バス使用終了後、次の要求発生前に、それまで１）ぢ状
態にあった第２のブロセソＩＹがバスの使用を開始する
ことか多い。
ンサは独立した処理を行っており、第１のプロセッサが
バス使用終了後、次の要求発生前に、それまで１）ぢ状
態にあった第２のブロセソＩＹがバスの使用を開始する
ことか多い。
ところで、従来のマルチプロセッサ制御回路は」−記の
如く動作する為、各プロセッサ″がバス使用要求を発生
さ−Ｕだ後、アドレスゲー１へを開いてバスを使用する
のに夫々５τのバスナイクルが必要−ごあり、プロレノ
゛すｌのバス使用中にプロセッサ−２がバス使用要求を
送出しているにも拘わらず、トライバの７トレスケート スザイクルを待つこととなり、効率が悪いという問題が
ある。
如く動作する為、各プロセッサ″がバス使用要求を発生
さ−Ｕだ後、アドレスゲー１へを開いてバスを使用する
のに夫々５τのバスナイクルが必要−ごあり、プロレノ
゛すｌのバス使用中にプロセッサ−２がバス使用要求を
送出しているにも拘わらず、トライバの７トレスケート スザイクルを待つこととなり、効率が悪いという問題が
ある。
」二記問題点は、複数のプロセッサが共用バスを交互に
占有して動作するＡ置において、成ブロセノザがバスの
使用終了時、他のプロセッサがバスの使用を要求してい
る場合に、前記或プロセソ４Ｊ−のバス使用１ｔ［の放
棄と、バス使用を要求している中で最も優先順位の高い
ブローレノザへのバス使用Ｉｋの投与とを同＝−り・イ
ミノジで行うようにした、本発明によるマルチプロセッ
サー制御方式によって解決されろ。
占有して動作するＡ置において、成ブロセノザがバスの
使用終了時、他のプロセッサがバスの使用を要求してい
る場合に、前記或プロセソ４Ｊ−のバス使用１ｔ［の放
棄と、バス使用を要求している中で最も優先順位の高い
ブローレノザへのバス使用Ｉｋの投与とを同＝−り・イ
ミノジで行うようにした、本発明によるマルチプロセッ
サー制御方式によって解決されろ。
即ち複数のプロセン４ノかバスを使用する場合、一般に
第１のプロセッサがアクセスし７た次は、第２のプロセ
ッサ゛のアクセスに入ることが多いので、各々のプＩＩ
七ソリはアクヒス柊ｒ後、他の優先度の高いアクセス要
求中のプロセッサ゛のアルスケート したものである。
第１のプロセッサがアクセスし７た次は、第２のプロセ
ッサ゛のアクセスに入ることが多いので、各々のプＩＩ
七ソリはアクヒス柊ｒ後、他の優先度の高いアクセス要
求中のプロセッサ゛のアルスケート したものである。
〔実施例］
第１図は本発明の−・実施例を示ず回路のフＩＪツク図
で、第２図は第１図のｍＪ＋作を説明するタイムチャー
１である。
で、第２図は第１図のｍＪ＋作を説明するタイムチャー
１である。
第１図は第４図の回路にＡＮＤ回路１５．１７と０１？
回路１４，ｌｆｉを迫力１１シたもので、その他は第４
図と同一で、バス７とメモリ制御回路５及びメモリ６は
省略しである。
回路１４，ｌｆｉを迫力１１シたもので、その他は第４
図と同一で、バス７とメモリ制御回路５及びメモリ６は
省略しである。
プロセッサ１は第２図に示す如くバスの使用要求ＲＱＩ
信υを送出する。この時優先度の旧１いプロセッサ２が
使用要求ＲＱ２信号を送出していなければＮＯＴ回路１
２の出力は“′１パであり１．ＪＫフリンプフロソプ９
はセットされていないので口端子は“″１パを送出して
いる。従ってＡＮｒ）回路１０は” １ ”を送出し、
ＯＲ回路１４を経てクロックの１τ後に、Ｊ Ｋフリッ
プフロップ８をセットする。
信υを送出する。この時優先度の旧１いプロセッサ２が
使用要求ＲＱ２信号を送出していなければＮＯＴ回路１
２の出力は“′１パであり１．ＪＫフリンプフロソプ９
はセットされていないので口端子は“″１パを送出して
いる。従ってＡＮｒ）回路１０は” １ ”を送出し、
ＯＲ回路１４を経てクロックの１τ後に、Ｊ Ｋフリッ
プフロップ８をセットする。
七ソ！・されたフリップフロップ
Ｐ信号としてｌ゛をＯＲ回路１３を経てメモリ制御回路
に送出すると共に、口端子がら＊Ｇ１信号として“０゛
をドライバ３に送出する。
に送出すると共に、口端子がら＊Ｇ１信号として“０゛
をドライバ３に送出する。
ドライバ３ば＊Ｇｌ信号を受けるとアドレスゲートを開
き、プロセッサＩ ４；ｔ：メモリ制御回路にアドレス
を送出する。又メモリ制御回路は前記Ｐ信号により、１
１；１記ア［ルスのデコートがｌ斉むとメモリにＲＡＳ
信号とＣＡＳ信号を送出する。メモリ制御回路はＩ≧Ａ
Ｓ信号送信号送出フクロツク後に応答信号−ΔＮ Ｓを
フリップフロップ８と９のに端子にｊＡ出する。従って
フリップフロップ８はすセットされ、＊Ｇ１信号は復旧
する。
き、プロセッサＩ ４；ｔ：メモリ制御回路にアドレス
を送出する。又メモリ制御回路は前記Ｐ信号により、１
１；１記ア［ルスのデコートがｌ斉むとメモリにＲＡＳ
信号とＣＡＳ信号を送出する。メモリ制御回路はＩ≧Ａ
Ｓ信号送信号送出フクロツク後に応答信号−ΔＮ Ｓを
フリップフロップ８と９のに端子にｊＡ出する。従って
フリップフロップ８はすセットされ、＊Ｇ１信号は復旧
する。
プ１１セッサ１がバスを使用中にプロしノリ°２がバス
の使用要求Ｒ０２信号を送出したとする。フリップフロ
ップ９はセソ］・されていない為、Ｃ端子は” Ｉ ”
であり、応答信号ΔＮＳが入るとＡＮＤ回路１７はＯＲ
回路１６を経て“】°をフリノプフ１１ノブ９に送出す
る。従ってフリップフロップ９はクロックの１τ後にｐ
ノドされる。従って＊Ｇ１信号に続いて＊Ｇ２信号が送
出される。
の使用要求Ｒ０２信号を送出したとする。フリップフロ
ップ９はセソ］・されていない為、Ｃ端子は” Ｉ ”
であり、応答信号ΔＮＳが入るとＡＮＤ回路１７はＯＲ
回路１６を経て“】°をフリノプフ１１ノブ９に送出す
る。従ってフリップフロップ９はクロックの１τ後にｐ
ノドされる。従って＊Ｇ１信号に続いて＊Ｇ２信号が送
出される。
ヒツトされ人二フリソブフＩ“１ツブ９ば。端子−がら
■）信Ｕ−として′ビをＯ Ｒ ＩＦｉｌ路１３全１３
でメモリ制御回路に送出すると共に、σ端子がら＊Ｇ２
信号としてパ（じをドライバ４に送出する。前記の如く
フリップフロップ８がり１どソＩ・されると口端−ｒは
“ビとなり、ブ■７セノリ゛２がＲ Ｑ ２信号をｊヱ
出している為、ＡＮｒ）回路ＩＮ；ド１′を送出するが
フリップフロップ１〕は既に・Ｉ！ ノドされているた
め、このイ菖υｉＪｙｊｊｊ ｆ見される。
■）信Ｕ−として′ビをＯ Ｒ ＩＦｉｌ路１３全１３
でメモリ制御回路に送出すると共に、σ端子がら＊Ｇ２
信号としてパ（じをドライバ４に送出する。前記の如く
フリップフロップ８がり１どソＩ・されると口端−ｒは
“ビとなり、ブ■７セノリ゛２がＲ Ｑ ２信号をｊヱ
出している為、ＡＮｒ）回路ＩＮ；ド１′を送出するが
フリップフロップ１〕は既に・Ｉ！ ノドされているた
め、このイ菖υｉＪｙｊｊｊ ｆ見される。
ドラ・イハ４は＊Ｇ２信月信号げるとアトレスヶー１を
開き、プロセノリ゛２ばメモリ制御回路にアｌ゛ルスを
送出する。又メモリ制御回路は前記Ｐ信号により、前記
アｌ−レスのデコートが済むとメモリにＲＡＳ信号とＣ
ＡＳ信号を送出する。メモリ制御回路はＲＡＳ信号信号
送出口クロックτ後に応答信号ＡＮＳをフリップフロッ
プ８と９の■（端子に送１１ける。従ってフリップフロ
ップ９はり１！ソｌされ、＊Ｇ２信号は復旧し、プロセ
ッサ２は４τのバスリ゛イクルて動作完了することが出
来る。
開き、プロセノリ゛２ばメモリ制御回路にアｌ゛ルスを
送出する。又メモリ制御回路は前記Ｐ信号により、前記
アｌ−レスのデコートが済むとメモリにＲＡＳ信号とＣ
ＡＳ信号を送出する。メモリ制御回路はＲＡＳ信号信号
送出口クロックτ後に応答信号ＡＮＳをフリップフロッ
プ８と９の■（端子に送１１ける。従ってフリップフロ
ップ９はり１！ソｌされ、＊Ｇ２信号は復旧し、プロセ
ッサ２は４τのバスリ゛イクルて動作完了することが出
来る。
プロセッサ２がバスを使用中にプロセフ１月がバスの使
用要求ＲＱＩ信号を送出したとする。フリップフロップ
９はセットされている為、Ｃ端子−は” ｏ ”であり
、ＡＮＤ回路１ｏは動作しない。
用要求ＲＱＩ信号を送出したとする。フリップフロップ
９はセットされている為、Ｃ端子−は” ｏ ”であり
、ＡＮＤ回路１ｏは動作しない。
フリップフロップ８はリセソ１へされている為、口端子
は“１”である。従って応答信号ＡＮＳが入るとＡＮｒ
）回路１５はＯ Ｒ回路１４を経て“１゛をフリップフ
ロップ８に送出する。従ってフリップフロップ８ばクロ
ックの１τ１餡こ七ノドされる。
は“１”である。従って応答信号ＡＮＳが入るとＡＮｒ
）回路１５はＯ Ｒ回路１４を経て“１゛をフリップフ
ロップ８に送出する。従ってフリップフロップ８ばクロ
ックの１τ１餡こ七ノドされる。
従って＊Ｇ２信号乙こ続いて＊Ｇ１信号が送出され七ノ
Ｉ・されたフリソブフ＋１ツブ８は口端子がらＰ信７４
トＬ７ ” Ｉ ”をｏＲ１ｉ′！回路１３を経テメ
モリ制御回路に送出すると共に、頁◇Ｊ．１了がら＊Ｇ
１信号として“０パを１う・イハ３に送出する。
Ｉ・されたフリソブフ＋１ツブ８は口端子がらＰ信７４
トＬ７ ” Ｉ ”をｏＲ１ｉ′！回路１３を経テメ
モリ制御回路に送出すると共に、頁◇Ｊ．１了がら＊Ｇ
１信号として“０パを１う・イハ３に送出する。
従っテトライハ３は＊Ｇ１信号を受ｔＪるとアｌ“レス
５−一Ｉ・を開き、プ１１セノ′ＩＪ１はメモリ制御回
路に７１゛ルスを送出する。又メモリ制御回路は前記１
）信号により、前記ア［レスのデコートが済むとメモリ
にＲ Ａ Ｓ信号とＣＡＳ信号を送出する。
５−一Ｉ・を開き、プ１１セノ′ＩＪ１はメモリ制御回
路に７１゛ルスを送出する。又メモリ制御回路は前記１
）信号により、前記ア［レスのデコートが済むとメモリ
にＲ Ａ Ｓ信号とＣＡＳ信号を送出する。
メモリ制御回路はＲＡＳ信７ｊ送出後クロックの２τ後
に応答信号ＡＮＳをフリップフロップ８と９のに端子に
送出する。従ってツリノブフロップ８はす七ノドされ、
＊Ｇ１信月信号旧し、プロセノリ゛１ ４；ｌ： ４
ｒのバスリイクルで動作完了することが出来る。
に応答信号ＡＮＳをフリップフロップ８と９のに端子に
送出する。従ってツリノブフロップ８はす七ノドされ、
＊Ｇ１信月信号旧し、プロセノリ゛１ ４；ｌ： ４
ｒのバスリイクルで動作完了することが出来る。
第３図は本発明の他の実施例を示す回路図で、プロセ，
４）が３ １ｐｕ Ｌ：の複数で構成されろ場合を示す
。
４）が３ １ｐｕ Ｌ：の複数で構成されろ場合を示す
。
第３図ハｎ（１７１１のプ１コセノリで構成されるシヌ
テムにおいて、ｉ番［１のプロセッサがトライバのアド
レスゲートを開く状態を示す。そして優先権は番号の高
い程大きいものとする。この条件はプロセッサ１はバス
を占有していない。且つプロセッサｉがバス使用要求を
送出している。［］、つプ１１セッサｉより優先度の高
いプロセッサーが使用要求を送出していない。且つプロ
セッサｉ以外のプロセッサに応答信号ＡＮＳが来たとい
うことで可能となる。
テムにおいて、ｉ番［１のプロセッサがトライバのアド
レスゲートを開く状態を示す。そして優先権は番号の高
い程大きいものとする。この条件はプロセッサ１はバス
を占有していない。且つプロセッサｉがバス使用要求を
送出している。［］、つプ１１セッサｉより優先度の高
いプロセッサーが使用要求を送出していない。且つプロ
セッサｉ以外のプロセッサに応答信号ＡＮＳが来たとい
うことで可能となる。
ＡＮＤ回路２０と２２にプロセッサｉの使用要求ＲＱｉ
信号が入る。ごの時、Ｉ Ｋフリップフロップ２４はセ
ットされていない為、ζ端子は“１パを送出している。
信号が入る。ごの時、Ｉ Ｋフリップフロップ２４はセ
ットされていない為、ζ端子は“１パを送出している。
プロセッサ１」−１以−１−のプ（コセソサが使用要求
を送出していなければ＊ＲＱｉ＋１〜＊ ＲＱ ｎ信号
ば“１”である為、ＡＮＤ回路２１の出力は” １ ”
である。従って応答信号ＡＮＳが入るとＡＮＴ）回路２
２は“１”をＯＲ回路２３を経てフリップフロップ２４
に送出し、フリップフロップ２４はクロックの１τ後セ
ットされる。
を送出していなければ＊ＲＱｉ＋１〜＊ ＲＱ ｎ信号
ば“１”である為、ＡＮＤ回路２１の出力は” １ ”
である。従って応答信号ＡＮＳが入るとＡＮＴ）回路２
２は“１”をＯＲ回路２３を経てフリップフロップ２４
に送出し、フリップフロップ２４はクロックの１τ後セ
ットされる。
セソ１−されたフリップフロップ２４はＱ端子かに、、
＋ Ｐ （”、、号として“１゛を送出すると共に、Ｑ
帽ｉ Ｙ−から＊Ｇｉ信号として” ｏ ”をｌタイ
ムに送出する。
＋ Ｐ （”、、号として“１゛を送出すると共に、Ｑ
帽ｉ Ｙ−から＊Ｇｉ信号として” ｏ ”をｌタイ
ムに送出する。
若しプ１１セソザ１−）１以上のプロセｙ ＋が使用要
求を送出していると＊ Ｒ（ｌ ｉ ｌ ｌ −＊ Ｒ
Ｑｎの内どれかか” ｏ ”となる為、ＡＮＤ回路２１
の出力は“’ （１”であり、八Ｎ ｌ−）回路２０．
２２共動作−ロす、フリップフロップ２４かヒノ１−さ
れない。
求を送出していると＊ Ｒ（ｌ ｉ ｌ ｌ −＊ Ｒ
Ｑｎの内どれかか” ｏ ”となる為、ＡＮＤ回路２１
の出力は“’ （１”であり、八Ｎ ｌ−）回路２０．
２２共動作−ロす、フリップフロップ２４かヒノ１−さ
れない。
従って１う１゛ハのアルスリ゛−１−を開く信号＊Ｏ１
は送出されない。
は送出されない。
又プし１セノ１す１〜ｉ−１迄のプロセッサかバスを使
用中である場名１１、＊ｒ、； ｌ−Ｇ ｉ−１の内と
れかか′”０゛となるへ、ＡＮＤ回路２０は動作−Ｕず
、Ａ Ｎ Ｄ回路２２も応答情弓へＮＳが来る迄ａ１作
しない為、フリップフロップ２４は七ノドされず、１ラ
イハも７１′−レスリー１を開くことか無いので他のプ
ロセッサの動作をｌＪ、）ｊ害しない。
用中である場名１１、＊ｒ、； ｌ−Ｇ ｉ−１の内と
れかか′”０゛となるへ、ＡＮＤ回路２０は動作−Ｕず
、Ａ Ｎ Ｄ回路２２も応答情弓へＮＳが来る迄ａ１作
しない為、フリップフロップ２４は七ノドされず、１ラ
イハも７１′−レスリー１を開くことか無いので他のプ
ロセッサの動作をｌＪ、）ｊ害しない。
以−１−説明した如く、本発明はアトレスケ−］の切替
えを連くすることが可能でマルチプロセッサ制御におけ
る処理効率を高めることが出来る。
えを連くすることが可能でマルチプロセッサ制御におけ
る処理効率を高めることが出来る。
第１図は本発明の一実施例を示す回路のプロ・ツタ図・
第２図は第１図の動作を説明するタイムチャー１・、第
３図は本発明の他の実施例を示す回路図、第４図は従来
のマルチプロセッサ制御回路を説明する図、 第５図は第４図の動作を説明するタイムチャー（−であ
る。 図において、 １．２はプロセッサ、 ３，４はｌ−タイム、５はメ
モリ制御回路、 ６はメモリ、 ７はバス、 ８．９．２４はＪＫフリップフロップである。
３図は本発明の他の実施例を示す回路図、第４図は従来
のマルチプロセッサ制御回路を説明する図、 第５図は第４図の動作を説明するタイムチャー（−であ
る。 図において、 １．２はプロセッサ、 ３，４はｌ−タイム、５はメ
モリ制御回路、 ６はメモリ、 ７はバス、 ８．９．２４はＪＫフリップフロップである。
Claims (1)
- 複数のプロセッサが共用バスを交互に占有して動作する
装置において、或プロセッサがバスの使用終了時、他の
プロセッサがバスの使用を要求している場合に、前記或
プロセッサのバス使用権の放棄と、バス使用を要求して
いる中で最も優先順位の高いプロセッサへのバス使用権
の授与とを同一タイミングで行うことを特徴とするマル
チプロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20221784A JPS6180352A (ja) | 1984-09-27 | 1984-09-27 | マルチプロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20221784A JPS6180352A (ja) | 1984-09-27 | 1984-09-27 | マルチプロセツサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180352A true JPS6180352A (ja) | 1986-04-23 |
| JPH0210980B2 JPH0210980B2 (ja) | 1990-03-12 |
Family
ID=16453895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20221784A Granted JPS6180352A (ja) | 1984-09-27 | 1984-09-27 | マルチプロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180352A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247652A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method of data transmission |
| JPS5595131A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Information bus controller |
| JPS5696313A (en) * | 1979-12-12 | 1981-08-04 | Mitsubishi Electric Corp | Bus control device of multiprocessor system |
| JPS57108914A (en) * | 1980-12-25 | 1982-07-07 | Fuji Electric Co Ltd | Control system for right of using bus |
-
1984
- 1984-09-27 JP JP20221784A patent/JPS6180352A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247652A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method of data transmission |
| JPS5595131A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Information bus controller |
| JPS5696313A (en) * | 1979-12-12 | 1981-08-04 | Mitsubishi Electric Corp | Bus control device of multiprocessor system |
| JPS57108914A (en) * | 1980-12-25 | 1982-07-07 | Fuji Electric Co Ltd | Control system for right of using bus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210980B2 (ja) | 1990-03-12 |
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| Date | Code | Title | Description |
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| EXPY | Cancellation because of completion of term |