JPH02110896A - Ｄｒａｍリフレッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＤＲＡＭリフレッシュ制御装置の改良に関す
る。

［従来の技術］ 従来のリフレッシュ制御装置は第２図に示すように、リ
フレッシュ回路１がらマイクロプロセッサ（ＣＰＵ）２
に対してホールド信号ＨＤを直接入力し、それによりマ
イクロプロセッサ２はリフレッシュ回路１に対してホル
ダー信号ＨＡを供給し、これによりリフレッシュ回路１
はＤＲＡＭ３にリフレッシュ信号ＲＥを供給してリフレ
ッシュするようになっている。

またマイクロプロセッサ２にはリフレッシュ回路１から
のホールド信号ＨＤとは非同期に発生するリセット信号
Ｒが直接入力されるようになっており、このリセット信
号Ｒが入力されると直ちに初期化しホルダー信号ＨＡの
出力を停止するようになっている。

［発明が解決しようとする課題］ しかしこのようにホールド信号ＨＤとは非同期に発生す
るリセット信号Ｒが入力されるとリフレッシュ回路１へ
のホルダー信号ＨＡの供給が直ちに停止されるものでは
、リフレッシュ回路１がＤＲＡＭ３をリフレッシュ動作
している最中にリセット信号Ｒがマイクロプロセッサ２
に入力されるとホルダー信号ＨＡが停止されてリフレッ
シュ回路１はＤＲＡＭ３のリフレッシュ動作を直ちに停
ｔ　してしまいＤＲＡＭ３に記憶されているデータが保
障できなくなる問題かあった。

そこで本発明は、リフレッシュ回路によってＤＲＡＭの
リフレッシュ動作を行なっている最中にリセット信号の
入力があってもリフレッシュ動作を停止１ユすることな
く継続でき、ＤＲＡＭのブタを確実に保障できるＤＲＡ
Ｍリフレッシュ制御装置を提供しようとするものである
。

［課題を解決するための手段］ 本発明は、ホールド信号を出力しホルダー信号の入力が
あるとＤＲＡＭをリフレッシュ動作するリフレッシュ回
路と、リフレッシュ制御信号の入力によりリフレッシュ
回路にホルダー信号を出力するとともにリセット動作信
号の入力により初期化しホルダー信号の出力を停止する
マイクロプロセッサ°と、このマイクロプロセッサへの
リセット動作信号の入力が無い状態でリフレッシュ回路
からのホールド信号を検出するとリセット禁止信号を出
力するとともにマイクロプロセッサにリフレッシュ制御
信号を供給するホールド信号検出回路と、このホールド
信号検出回路からリセット禁止信号を入力されて外部か
らのリセット信号の入力を禁止し、かつリセット禁止信
号の入力が無いとき外部からのリセット信号を入力して
マイクロプロセッサにリセット動作信号を出力するリセ
ット信号禁止制御回路を設けたものである。

［作用］ このような構成の本発明においては、リセット信号が入
力されていないときにリフレッシュ回路からホールド信
号が出力されるとホールド信号検出回路はリセット禁Ｌ
Ｌ信号を出力するとともにマイクロプロセッサに対して
リフレッシュ制御信号を供給する。これによりマイクロ
プロセ・ンサはリフレッシュ回路にホルダー信号を供給
する。しかしてリフレッシュ回路はＤＲＡＭをリフレ・
ソシュ動作する。そしてこのリフレッシュ動作の最中に
外部からリセット信号の入力があってもリセット信号禁
止回路はホールド信号検出回路からリセ、ソ［・禁止信
号を入力されているのでそのリセ・ノド信号の入力を禁
止する。従ってマイクロブロセ・ンサはリセットされる
ことはない。

その後リフレッシュ回路によるＤＲＡＭのリフレッシュ
動作が終了するとリセ・ノド信号禁止回路へのリセット
禁止信号の供給か停止１−されるのでリセット信号禁止
回路はリセ・ノド信号の入力を許可しマイクロプロセッ
サにリセ・ント動作信号を供給するようになる。こうし
てマイクロブロセ・ソサはリフレッシュ回路によるＤＲ
ＡＭのリフレ・ンシュ動作が終了した後にリセ・ントさ
れることになる。

［実施例］ 以下、本発明の実施例を図面を参照して説明する。

第１図において１１はホールド信号ＨＤを出力しマイク
ロプロセッサ１２からホルダー信号ＨＡの入力があると
ＤＲＡＭ１３にリフレッシュ信号ＲＥを供給してリフレ
ッシュ動作を行なうリフレッシュ回路でアル。

前記リフレッシュ回路１１からのホールド信号ＨＤをホ
ールド信号検出回路１４に供給している。

このホールド信号検出回路１４はＤ形フリップフロップ
１５、ナントゲート１６及び反転回路１７によって構成
され、前記フリップフロップ１５のＤ入力端子にホール
ド信号ＨＤを入力するようになっている。前記フリップ
フロップ１５はクロック信号ＣＬＫに同期してＤ入力端
子への入力レベルをセットし、そのセット出力をＱ出力
端子から前記ナントゲート１６の一方の入力端子に供給
している。

前記ナントゲート１６の他ノｊの入力端子にはすセッ、
ト信号禁止制御回路を構成するＤ形フリ・ノブフロップ
１８のＱ出力端子からの出力が入力されている。

前記ナントゲート１６の出力は前記反転回路１７を介し
て前記マイクロプロセッサ１２にリフレッシュ制御信号
ＲＣとして供給されるとともに、前記フリップフロップ
１８のＳ（セット）端子にリセット禁１１−信号Ｒ３と
して供給されている。

前記フリップフロップ１８はＳ端子に入力される信号レ
ベルがハイレベルのとき、すなわち前記ナントゲート１
６からリセット禁止信号Ｒ８の入力が無いときに外部か
らローレベルなリセット信号ＲがＤ入力端子に入力され
るとクロック信号ＣＬ　Ｋに同期してそのレベル状態を
セ・ソトしてＱ出力端子からローレベルなリセット動作
信号ＲＡを出力し前記マイクロプロセッサ１２及び前記
ナントゲート１６の他方の入力端子に供給している。

また前記フリップフロップ１８はＳ端子にローレベルな
リセット禁止信号ＲＳか入力されている状態で外部から
リセット信号ＲかＤ入力端子に入力されたときにはその
入力を禁止してハイレベルのセット状態を保持しＱ出力
端子からの出力レベルをハイレベルに保持するようにし
ている。

前記マイクロプロセッサ１２はリセット動作信号ＲＡの
入力が無い状態、すなわちその信号ラインがハイレベル
の状態で前記反転回路１７からハイレベルなリフレッシ
ュ制御信号ＲＣが入力されると前記リフレッシュ回路１
１にホルダー信号ＨＡを供給し、かつリセット動作信号
ＲＡが入力されるとリセット動作して初期化しホルダー
信号ＨＡの出力を停止するようにしている。

このような構成の本実施例においては、外部からリセッ
ト信号が入力されていなければフリップフロップ１８は
ハイレベルをセットしてＱ出力端子からの出力レベルを
ハイレベルにしている。

この状態でリフレッシュ回路１２からハイレベルなホー
ルド信号ＨＤが出力されるとフリップフロップ１５はク
ロック信号ＣＬＫに同期し工そのホールド信号ＨＤのハ
イレベルをセットしＱ出力端子からハイレベルな信号を
出力する。しかしてナントゲート１６には各入力端子に
ハイレベルな信号が入力されるのでその出力はローレベ
ルとなり前記フリップフロップ１８のＳ端子にローレベ
ルなリセット禁１１−信号Ｒ８か供給されるとともに反
転回路】７を介してマイクロプロセッサ１２にハイレベ
ルなリフレッシュ制御信号ＲＣが供給される。

こうしてマイクロプロセッサ１２からはリフレッシュ回
路１１にホルダー信号ＨＡが供給されリフレッシュ回路
１】はＤＲＡＭｌＢにリフレッシュ信号ＲＥを供給して
リフレッシュ動作するようになる。

そしてリフレッシュ回路１１かＤＲＡＭｌＢをリフレッ
シュしている最中はフリップフロップ１８のＳ端子には
りセット！カ正信号Ｒ８が供給され続けるのでたとえ外
部からリセット信号Ｒが入力されてもフリップフロップ
１８は反転することなくハイレベルのセット状態を保持
する。こうしてＤＲＡＭｌＢのリフレッシュ動作期間は
マイクロプロセッサ１２はリセットされることはない。

従ってリフレッシュ回路１１によるＤＲＡＭｌＢのリフ
レッシュは確実に行われ、ＤＲＡＭｌＢのデータが破壊
される虞れはない。

この状態でリフレッシュ回路１１によるＤＲＡＭｌＢの
リフレッシュ動作が終了するとリフレッシュ回路１１か
らフリップフロップ１５へのホールド信号ＨＤの供給か
無（なるので、フリップフロップ１５はクロック信号Ｃ
ＬＫに同期してローレベルをセントしＱ出力端子からの
出力レベルをローレベルにする。

こうしてナントゲート１６からのリセット禁止信号ＲＳ
の出力が停止され、フリップフロップ１８はリセット信
号Ｒをクロック信号ＣＬＫに同期してセットするように
なる。しかしてフリップフロップ１８のＱ出力端子から
ローレベルなリセット動作（、？号ＲＡが出力されマイ
クロプロセッサ１２はリセットされて初期化されること
になる。

またフリップフロップ１８かリセット１８号Ｒをセット
してマイクロプロセッサ１２が初期化されている状態で
はリフレッシュ回路１］からたとえホールド信号ＨＤが
出力されてもナントゲート１６の他方の入力端子に入力
されている信号レベルはローレベルとなっているのでそ
のナンドゲト１６の出力はハイレベルとなり、従って反
転回路１７からマイクロプロセッサ１２にリフレッシュ
制御信号ＲＣが供給されることはない。このようにマイ
クロプロセッサ１２がリセットされているときにはその
マイクロプロセッサ１２に誤ってリフレッシュ動作信号
ＲＣが供給されることはない。

【発明の効果］ 以−１−詳述したように本発明によれば、リフレッシュ
回路によってＤＲＡＭのリフレッシュ動作を行なってい
る最中にリセット信号の入力があってもリフレッシュ動
作を停止Ｌ：、することなく継続でき、ＤＲＡＭのデー
タを確実に保障できるＤＲＡＭリフレッシュ制御装置を
提供できるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は従来例
を示す回路図である。 １１・・リフレッシュ回路、１２・・・マイクロプロセ
ッサ（ＣＰＵ）、１３・・・ＤＲＡＭ、１４・・・ホー
ルド信号検出回路、１８・・・Ｄ形フリップフロップ（
リセット信号禁止制御回路）。

Claims (1)

【特許請求の範囲】
1. ホールド信号を出力してホルダー信号の入力があるとＤ
   ＲＡＭをリフレッシュ動作するリフレッシュ回路と、リ
   フレッシュ制御信号の入力により前記リフレッシュ回路
   にホルダー信号を出力するとともにリセット動作信号の
   入力により初期化しホルダー信号の出力を停止するマイ
   クロプロセッサと、このマイクロプロセッサへのリセッ
   ト動作信号の入力が無い状態で前記リフレッシュ回路か
   らのホールド信号を検出するとリセット禁止信号を出力
   するとともに前記マイクロプロセッサにリフレッシュ制
   御信号を供給するホールド信号検出回路と、このホール
   ド信号検出回路からリセット禁止信号を入力されて外部
   からのリセット信号の入力を禁止し、かつリセット禁止
   信号の入力が無いとき外部からのリセット信号を入力し
   て前記マイクロプロセッサにリセット動作信号を出力す
   るリセット信号禁止制御回路を設けたことを特徴とする
   ＤＲＡＭリフレッシュ制御装置。