JPH0363993A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0363993A JPH0363993A JP1201639A JP20163989A JPH0363993A JP H0363993 A JPH0363993 A JP H0363993A JP 1201639 A JP1201639 A JP 1201639A JP 20163989 A JP20163989 A JP 20163989A JP H0363993 A JPH0363993 A JP H0363993A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control circuit
- refresh
- chip activation
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000004913 activation Effects 0.000 claims description 36
- 230000003213 activating effect Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に、チップ活性化信
号のグリッジ・ノイズによる誤動作を防止するダイナミ
ック型の半導体記憶装置に間する。
号のグリッジ・ノイズによる誤動作を防止するダイナミ
ック型の半導体記憶装置に間する。
従来、この種の半導体記憶装置は、チップ活性化信号と
完全に同期して動作する構造になっているのが一般であ
る。従って、チップ活性化信号がロー−レベルになると
動作が開始され、ハイ・レベルになると、たとえ動作途
中であっても動作が終了する構造となっている。
完全に同期して動作する構造になっているのが一般であ
る。従って、チップ活性化信号がロー−レベルになると
動作が開始され、ハイ・レベルになると、たとえ動作途
中であっても動作が終了する構造となっている。
上述した従来の半導体記憶装置ににおいては、チップ活
性化信号がハイ−レベルになると、たとえ動作中であっ
ても、動作が終了となるｔＲ造となっているため、チッ
プ活性化信号にグリッジ−ノイズが重畳すると、セル・
データが破壊されてしまうという欠点がある。従って、
従来の半導体記憶装置においては、チップ活性化信号の
ハイ・レベル幅と、ロウ・レベル幅の最小値が規定され
ており、グリッジ・ノイズの入力が禁止されている。
性化信号がハイ−レベルになると、たとえ動作中であっ
ても、動作が終了となるｔＲ造となっているため、チッ
プ活性化信号にグリッジ−ノイズが重畳すると、セル・
データが破壊されてしまうという欠点がある。従って、
従来の半導体記憶装置においては、チップ活性化信号の
ハイ・レベル幅と、ロウ・レベル幅の最小値が規定され
ており、グリッジ・ノイズの入力が禁止されている。
本発明の半導体記憶装置は、外部から入力されるチップ
活性化信号を保持するラッチ回路と、リード・ライト動
作を行うリード／ライト制御回路と、リフレッシュ動作
を行うリフレッシュ制御回路と、プリチャージ動作を行
うプリチャージ制御回路と、前記リード／ライト制御回
路、リフレッシュ制御回路およびプリチャージ制御回路
から出力される動作開始信号ならびに動作終了信号を監
視し、動作終了前に前記チップ活性化信号が変化を生じ
た場合には、前記ラッチ回路を制御してチップ活性化信
号を保持させるとともに、更に、外部に対して所定のレ
ディ信号を出力するチップ活性化信号制御回路と、を備
えて構成される。
活性化信号を保持するラッチ回路と、リード・ライト動
作を行うリード／ライト制御回路と、リフレッシュ動作
を行うリフレッシュ制御回路と、プリチャージ動作を行
うプリチャージ制御回路と、前記リード／ライト制御回
路、リフレッシュ制御回路およびプリチャージ制御回路
から出力される動作開始信号ならびに動作終了信号を監
視し、動作終了前に前記チップ活性化信号が変化を生じ
た場合には、前記ラッチ回路を制御してチップ活性化信
号を保持させるとともに、更に、外部に対して所定のレ
ディ信号を出力するチップ活性化信号制御回路と、を備
えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、チップ活性化信号制御直路
１と、ラッチ回路２と、リード／ライ１１１１６１回路
３と、リフレッシュ制御回路４と、プリチャージ制御回
路５と、カラム・デコーダ６と、アドレス・バッファ７
と、ロウ・デコーダ８と、メモリ・セル・アレイ９と、
を備えて構成される。
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、チップ活性化信号制御直路
１と、ラッチ回路２と、リード／ライ１１１１６１回路
３と、リフレッシュ制御回路４と、プリチャージ制御回
路５と、カラム・デコーダ６と、アドレス・バッファ７
と、ロウ・デコーダ８と、メモリ・セル・アレイ９と、
を備えて構成される。
第１図において、外部から入力されるチップ活性化信号
１０１は、ラッチ回路２にラッチされ、リード／ライト
制御回路３、リフレッシュ制御回路４およびプリチャー
ジ制御回路５に伝達される。
１０１は、ラッチ回路２にラッチされ、リード／ライト
制御回路３、リフレッシュ制御回路４およびプリチャー
ジ制御回路５に伝達される。
リード／ライト制御回路３は、リード／ライト動作時に
おいて活性化され、内部のチップ活性化信号１０３がロ
ウ・レベルになると、チップ活性化信号制御回路ｌに対
してリード／ライト動作ステータス信号１０５が出力さ
れて、動作の開始が伝えられた後、アドレス−バッファ
７、ロウ−デコーダ８、カラム・デコーダ６およびメモ
リーセル・アレイ９のセンス、アンプに対して、それぞ
れアドレス、バッファ駆動信号１０６ 、ロウ−デコー
ダ駆動信号１０７、カラム・デコーダ駆動信号１０ｇお
よびセンス・アンプ駆動信号１１０が出力される。
おいて活性化され、内部のチップ活性化信号１０３がロ
ウ・レベルになると、チップ活性化信号制御回路ｌに対
してリード／ライト動作ステータス信号１０５が出力さ
れて、動作の開始が伝えられた後、アドレス−バッファ
７、ロウ−デコーダ８、カラム・デコーダ６およびメモ
リーセル・アレイ９のセンス、アンプに対して、それぞ
れアドレス、バッファ駆動信号１０６ 、ロウ−デコー
ダ駆動信号１０７、カラム・デコーダ駆動信号１０ｇお
よびセンス・アンプ駆動信号１１０が出力される。
リード／ライト制御回路３におけるリード／ライト動作
が終了すると、プリチャージ制御回路５およびチップ活
性化信号ＭＩ１１回路１に対し、リード／ライト動作ス
テータス信号１０５が送られて、動作の終了が伝達され
る。リフレッシ：Ｌ９制御回路４は、リフレッシュ動作
時において活性化され、ラッチ回路２から送られてくる
内部のチップ活性化信号１０３がロウ・レベルになると
、リフレッシュ動作ステータス信号１０９が出力されて
、チップ活性化信号制御回路１に送られ、動作開始が伝
達される。しかる後、リフレッシュ制御回路４からは、
アドレス・バッファ７、ロウ・デコーダ８およびメモリ
ーセル・アレイ９のセンス−アンプに対して、それぞれ
アドレス−バッファ駆動信号１０６ 、ロウ・デコーダ
駆動信号１０７およびセンス・アンプ駆動信号１１０が
出力される。このリフレッシュ制御回路によるリフレッ
シュ動作が終了すると、リフレッシュ制御回路４からは
、プリチャージ制御回路５およびチップ活性化制御回路
１に対して、リフレッシュ動作ステータス信号１０９が
出力され、リフレッシュ動作の終了が伝達されるる。
が終了すると、プリチャージ制御回路５およびチップ活
性化信号ＭＩ１１回路１に対し、リード／ライト動作ス
テータス信号１０５が送られて、動作の終了が伝達され
る。リフレッシ：Ｌ９制御回路４は、リフレッシュ動作
時において活性化され、ラッチ回路２から送られてくる
内部のチップ活性化信号１０３がロウ・レベルになると
、リフレッシュ動作ステータス信号１０９が出力されて
、チップ活性化信号制御回路１に送られ、動作開始が伝
達される。しかる後、リフレッシュ制御回路４からは、
アドレス・バッファ７、ロウ・デコーダ８およびメモリ
ーセル・アレイ９のセンス−アンプに対して、それぞれ
アドレス−バッファ駆動信号１０６ 、ロウ・デコーダ
駆動信号１０７およびセンス・アンプ駆動信号１１０が
出力される。このリフレッシュ制御回路によるリフレッ
シュ動作が終了すると、リフレッシュ制御回路４からは
、プリチャージ制御回路５およびチップ活性化制御回路
１に対して、リフレッシュ動作ステータス信号１０９が
出力され、リフレッシュ動作の終了が伝達されるる。
プリチャージ制御回路５は、リード／ライト動作および
リフレッシュ動作の終了後において活性ｆヒされ、ラッ
チ回路２から送られてくる内部のチップ活性化信号１０
３がハイ・レベルになると、チップ活性化信号ＩＩＩ御
回路１に対して、プリチャージ動作ステータス信号１１
１が出力されて動作の開始が伝達された後、メモリ・セ
ル・アレイ９にプリチャージ信号１１２が出力される。
リフレッシュ動作の終了後において活性ｆヒされ、ラッ
チ回路２から送られてくる内部のチップ活性化信号１０
３がハイ・レベルになると、チップ活性化信号ＩＩＩ御
回路１に対して、プリチャージ動作ステータス信号１１
１が出力されて動作の開始が伝達された後、メモリ・セ
ル・アレイ９にプリチャージ信号１１２が出力される。
また、プリチャージ制御回路５における動作が終了に伴
い、リード／ライト制御回路３、リフレッシュ＠御回路
４およびチップ活性化信号制御回路１に対して、プリチ
ャージ動作ステータス信号１１１が出力されて、゛動作
の終了が伝達される。
い、リード／ライト制御回路３、リフレッシュ＠御回路
４およびチップ活性化信号制御回路１に対して、プリチ
ャージ動作ステータス信号１１１が出力されて、゛動作
の終了が伝達される。
チップ活性化信号制御回路ｌにおいては、リード／ライ
ト制御回路３、リフレッシュ制御回路４およびプリチャ
ージ制御回路５から出力される各動作ステータス信号１
０５，１０９および１０と、ラッチ回路２から出力され
る変化信号１０２が監視されており、この監視作用を介
して、リード／ライト、リフレッシュおよびプリチャー
ジの動作中において、チップ活性化信号１０１の変化に
伴い動作が中断され、セル・データが破壊されるという
事態が未然に防止される。
ト制御回路３、リフレッシュ制御回路４およびプリチャ
ージ制御回路５から出力される各動作ステータス信号１
０５，１０９および１０と、ラッチ回路２から出力され
る変化信号１０２が監視されており、この監視作用を介
して、リード／ライト、リフレッシュおよびプリチャー
ジの動作中において、チップ活性化信号１０１の変化に
伴い動作が中断され、セル・データが破壊されるという
事態が未然に防止される。
すなわち、チップ活性化信号１０Ｆの状態に変化が生ず
ると、ラッチ回路２からは、変化信号１０２が出力され
てチップ活性化信号制御回路１に送られる。チップ活性
化信号制御回路ｌにおいては、変化信号１０２の入力に
対応して、各ステータス信号、すなわちリード／ライト
動作ステータス信号１０５、ルフレッシュ動作ステータ
ス信号１０９およびプリチャージ動作ステータス信号１
１１の状態が調べられ、従前の動作が終了している状態
であれば、ラッチ回路２から出力される内部のチップ活
性化信号１０３のレベルを変化させる。逆に、リード／
ライト制御回路３、リフレッシュ制御回路４およびプリ
チャージ制御回路５の何れかが動作中であれば、ラッチ
回路２には保持信号１０４が出力されて、チップ活性化
信号１０１の変化が保留され、内部のチップ活性化信号
１０３のレベルは、そのままの状態に保持される。そし
て、同時に、外部に対しては、所定のレディ信号１１３
が出力される。
ると、ラッチ回路２からは、変化信号１０２が出力され
てチップ活性化信号制御回路１に送られる。チップ活性
化信号制御回路ｌにおいては、変化信号１０２の入力に
対応して、各ステータス信号、すなわちリード／ライト
動作ステータス信号１０５、ルフレッシュ動作ステータ
ス信号１０９およびプリチャージ動作ステータス信号１
１１の状態が調べられ、従前の動作が終了している状態
であれば、ラッチ回路２から出力される内部のチップ活
性化信号１０３のレベルを変化させる。逆に、リード／
ライト制御回路３、リフレッシュ制御回路４およびプリ
チャージ制御回路５の何れかが動作中であれば、ラッチ
回路２には保持信号１０４が出力されて、チップ活性化
信号１０１の変化が保留され、内部のチップ活性化信号
１０３のレベルは、そのままの状態に保持される。そし
て、同時に、外部に対しては、所定のレディ信号１１３
が出力される。
次いで、動作の終了後においては、ラッチ回路２に対し
て出力されている保持信号１０４のレベルを変化させて
、ラッチ回路２より出力される内部のチップ活性化信号
１０３のレベルを変化させる。
て出力されている保持信号１０４のレベルを変化させて
、ラッチ回路２より出力される内部のチップ活性化信号
１０３のレベルを変化させる。
更に、終了した動作がリード／ライトおよびリフレッシ
ュ動作の場合には、次のプリチャージ動作の終了後直ち
にレディ信号１１３の出力が停止される。
ュ動作の場合には、次のプリチャージ動作の終了後直ち
にレディ信号１１３の出力が停止される。
レディ信号１１３は、ブリッヂノイズ等により、内部に
おいてチップ活性化信号１０１のレベルが保持され、動
作終了までサイクルを延している間は連続して出力され
ている。従って、このレディ信号１１３をＣＰＵのレデ
ィ端子等に入力すれば、内部において延伸されていたサ
イクル中に、他のアクセスが重ならないようにすること
ができる。
おいてチップ活性化信号１０１のレベルが保持され、動
作終了までサイクルを延している間は連続して出力され
ている。従って、このレディ信号１１３をＣＰＵのレデ
ィ端子等に入力すれば、内部において延伸されていたサ
イクル中に、他のアクセスが重ならないようにすること
ができる。
以上、詳細に説明したように、本発明は、チップ活性化
信号が、その最小値を維持することができずに変化した
場合においても、進行中の動作が終了するまでは当該チ
ップ活性化信号のレベルを保持し続けるとともに、更に
、レディ信号を出力することにより、メモリ・セル・デ
ータの破壊を未然に防止することができるという効果が
ある。
信号が、その最小値を維持することができずに変化した
場合においても、進行中の動作が終了するまでは当該チ
ップ活性化信号のレベルを保持し続けるとともに、更に
、レディ信号を出力することにより、メモリ・セル・デ
ータの破壊を未然に防止することができるという効果が
ある。
御回路、４・・・・・・リフレッシュ制御回路、５・−
・・プリチャージ制陣回路、６・・・・・・カラム・デ
コーダ２７・・・・−・アドレス・バッファ、８・・・
・・−ロウ・デコーダ、９・−・・−メモリ・セル・ア
レイ。
・・プリチャージ制陣回路、６・・・・・・カラム・デ
コーダ２７・・・・−・アドレス・バッファ、８・・・
・・−ロウ・デコーダ、９・−・・−メモリ・セル・ア
レイ。
Claims (1)
- 【特許請求の範囲】 外部から入力されるチップ活性化信号を保持するラッチ
回路と、 リード・ライト動作を行うリード／ライト制御回路と、 リフレッシュ動作を行うリフレッシュ制御回路と、 プリチャージ動作を行うプリチャージ制御回路と、 前記リード／ライト制御回路、リフレッシュ制御回路お
よびプリチャージ制御回路から出力される動作開始信号
ならびに動作終了信号を監視し、動作終了前に前記チッ
プ活性化信号が変化を生じた場合には、前記ラッチ回路
を制御してチップ活性化信号を保持させるとともに、更
に、外部に対して所定のレディ信号を出力するチップ活
性化信号制御回路と、 を備えることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201639A JPH0363993A (ja) | 1989-08-02 | 1989-08-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201639A JPH0363993A (ja) | 1989-08-02 | 1989-08-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0363993A true JPH0363993A (ja) | 1991-03-19 |
Family
ID=16444420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201639A Pending JPH0363993A (ja) | 1989-08-02 | 1989-08-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0363993A (ja) |
-
1989
- 1989-08-02 JP JP1201639A patent/JPH0363993A/ja active Pending
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