JPH02110965A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 くイ）産業上の利用分野 本発明は縦型ＰＮＰ　トランジスタと通常の縦型ＮＰＮ
トランジスタとを組み込んだ半導体集積回路に関するも
のである。

（ロ）従来の技術 一般に縦型ＰＮＰ　トランジスタと縦型ＮＰＮトランジ
スタとを組み込んだ技術としては、例えば特願昭６１−
６００１５号がある。

これは先ず第３図Ａに示す如く、Ｐ型の半導体基板（１
）を用意し、この半導体基板（１）上に選択的にアンチ
モンをデポジットし、複数のＮ型の埋込み層（２）を形
成し、この埋込み暦（２）を囲む前記半導体基板（１）
上および所定の前記埋込み層（２）上にボロンをデポジ
ットして、上下分離領域の上拡散層（３）および縦型Ｐ
ＮＰトランジスタのコレクタ埋込み層（４）を形成する
。

次に、第３図Ｂに示す如く、前記半導体基板（１）全面
に、周知の気相成長法により、Ｎ型のエピタキシャル層
（５〉を約７μｍの厚さ【こ形成する。

次に、第３図Ｃに示す如く、前記エピタキシャル層（５
）表面のコレクタ埋込み層（４）に対応する領域に、リ
ンをイオン注入して縦型ＰＮＰ　）ランジスタのベース
領域（６）を付着する。注入条件は、ドーズ量Ｉ　Ｑ　
１　＊　〜ｌ　Ｑ　Ｉ　１ｃ：ｒｎ−１、加速電圧８０
〜１００ＫｅＶである。

更に、第３図りに示す如く、基板全体に約１０００°Ｃ
５２時間の熱処理を施すことで、上下分離領域（７）の
上拡散層（３）と縦型ＰＮＰ　トランジスタのコレクタ
埋込み層（４）とをエピタキシャルＭ（５）の厚きの半
分以上はい上げ拡散し、同時に縦型ＰＮＰトランジスタ
のベース領域（６）をドライブインする。

この後、エピタキシャル層（５）表面より上下分離領域
り７）の上拡散層（８）と、縦型ＰＮＰ　トランジスタ
のコレクタ導出領域（９）を同時に選択拡散する。その
結果、上下分離領域（７）を連結し、第１、第２の島領
域（１０）　、　（１１）を形成する。

最後に、第３図Ｅに示す如く、エピタキシャル層（５）
表面よりボロンを選択拡散し、第１の島領域（１１）に
は通常のＮＰＮ　トランジスタ（１２）のベース領域（
１３）を形成し、第２の島領域（１０）には縦型ＰＮＰ
　ｌ−ランジスタ（１４）のエミッタ領域（１５）を形
成する。続いてリンを選択拡散して第１の島領域（１０
）にはＮＰＮ　トランジスタ（１２）のエミッタ領域（
１６）とコレクタコンタクト領域（１７）を第２の島領
域（１１）には縦型ＰＮＰ　トランジスタ（１４）のベ
ースコンタクト領域（１８〉を形成する。

以上の工程により縦型ＰＮＰ　＋−ランジスタ（１４）
と通常のＮＰＮ　トランジスタ（１２）が形成される。

（ハ）発明が解決しようとする課題 前述した第３図Ａにおいて、アンチモンをデポジットす
る工程は、一般にスピンオングラス膜を使う。このスピ
ンオングラス膜を使った場合、半導体基板（１）の汚れ
や半導体基板（１）等と反応し、ロゼツトと称する泗欠
陥を生じるため、この半導体基板（１）上にエピタキシ
ャル層（５）を積層しても良好な特性を得られず、例え
ば接合容量のリーク等の問題を発生する。

また縦型のＰＮＰ　ｌ−ランジスタ（１４）と通常のＮ
ＰＮトランジスタ（１２）のＮ型の埋込みＭ（２）が同
じ不純物濃度であるため、通常のＮＰＮトランジスタ（
１２）のコレクタ抵抗を小さくするために高不純物濃度
とすると、縦型ＰＮＰ　）−ランジスタ（１４）に対応
するＮ型の埋込み層（２）も高不純物濃度となる。その
ため、この埋込みＭ（２）のはい上がりが大きいために
、埋込み后（２〉上のＰ型のコレクタ埋込み層（４）の
はい上がり量は小さくなり、コレクタ抵抗が大きくなる
問題を有していた。

従って従来において、ＮＰＮトランジスタのコレクタ抵
抗を小キくシようとして高濃度に不純物をデポジットす
ると、ロゼツトが生じ、しかもＰＮＰトランジスタのコ
レクタ抵抗が大きくなる問題点を有している。

〈二）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、第２の埋込み層（
２５）上面は、第１の埋込み層（２４）上面より下方に
設け、前記第１の埋込み層（２４）上にＮＰＮトランジ
スタ（３７）、前記第２の埋込み層（２５）上にＰＮＰ
　ｌ−ランジスタ（３８）を設けることで解決するもの
である。

（＊）作用 例えは第１の埋込み層（２４）へ複数回に渡り不純物を
拡散することで、第１の埋込み層（２４）の不純物濃度
は高く、第２の埋込み層（２５）の不純物濃度は低く設
定できる。

従ってウェハを熱処理すると、第１の埋込み層（２４）
ははい上がり量が多く、第２の埋込み層（２５）ははい
上がり量が少なくなるので第２の埋込み層（２５）上面
は、第１の埋込み層（２４）上面より下方に設けられる
。

従って第２の埋込み層（２５）のはい上がり量が少なく
なる分だけ、第３の埋込み層（２９）の拡散深さ（はい
上がり量）は大きくなるため、ＰＮＰ）ランジスタ（３
８）のコレクタ抵抗も小さくできる。

（へ）実施例 まず本発明で構成きれる半導体集積回路（２１）の構成
を説明する。この構成は第１図の如く、Ｐ型の半導体基
板（２２）と、この半導体基板（２２）上に積層きれた
Ｎ型のエピタキシヤルＪｉ（２３）と、前記半導体基板
（２２）と前記エピタキシャル層（２３）との間に形成
されるＮ４″型の第１の埋込み層（２４）および第２の
埋込み層（２５）と、ここで第２の埋込み層（２５）の
上面は、第１の埋込み層（２４）上面より下方となる、
前記第１の埋込み層（２４）および第２の埋込み層（２
５）の周囲に対応し、前記エピタキシャル層（２３）表
面より前記半導体基板（２２）に到達するＰ１型の上下
分離領域（２６）によって形成される第１の島領域〈２
７）および第２の島領域（２８）と、この第２の島領域
（２８）上に形成されたＰ３型のコレクタ埋込み層とな
る第３の埋込み層（２９）と、前記第１の島領域（２７
）の前記エピタキシャル層（２３）表面より前記第１の
埋込み層（２４）に到達するＮ＋型のコレクタ導出領域
（３０）と、前記第１の島領域（２７）内に形成される
Ｐ型のベース領域（３１）およびＮ型のエミッタ領域（
３２）と、前記第２の島領域（２８）の前記エピタキシ
ャル層（２３〉表面より前記第３の埋込み層（２９）に
到達するＰ＋型のコレクタ導出領域（３３）と、前記コ
レクタ導出領域（３３）で囲まれるＮ型のベース領域（
３４）と、このベース領域（３４）内に形成きれるＮ”
型のベースコンタクト領域（３５）およびＰ型のエミッ
タ領域（３６）とにより構成される。

本発明の特徴とする所は、前記第１の埋込み層（２４）
と前記第２の埋込み層（２５）にある。前記第２の埋込
み層（２５）上面は、第１の埋込み！（２４）上面より
下方にあるので、第２の埋込み層（２５）のはい上がり
量が少なくなる分だけ、第３の埋込み層（２９）の拡散
深さ（はい上がり量）は大きくなるため、第３の埋込み
層（２９）の抵抗を小さくできる。

以上の構成により第１図の左側には通常のＮＰＮトラン
ジスタ（３７）が、右側には縦型のＰＮＰ　トランジス
タ（３８）が形成される。

次に本発明の半導体集積回路の製造方法を第２図Ａ乃至
第２図Ｈを参照しながら詳述する。

先ず第２図Ａに示す如く、Ｐ型の半導体基板（２２）を
用意し、これを約１１００℃のスチーム雰囲気でシリコ
ン酸化膜（３９）を形成する。そして前記第１の埋込み
層（２４）と第２の埋込み層（２５）に対応するシリコ
ン酸化膜（３９）を、通常の蝕刻法で蝕刻し、第１の開
口部（４０）と第２の開口部（４１）を形成する。その
後アンチモン（Ｓｂ’）入りのグラス膜をスピンツータ
ーにより被覆し、アンチモンを半導体基板（２２）にデ
ポジットする。

本工程においてアンチモンのデポジットされた濃度は、
前記第２の埋込み暦（２５）の濃度が決定される濃度と
する。後で説明を加えるが、第２の埋込み層（２５）は
、縦型ＰＮＰトランジスタ（３８）のコレクタ抵抗を小
さくするために低濃度とするので、前記第１の埋込み層
（２４）と第２の埋込み層（２５）の表面はロゼツトの
発生が少なくなっている。

次に、第２図Ｂに示す如く、前記グラス膜とジノコン酸
化膜（３９）とを除去した後再度シリコン酸化膜（４２
）を形成し、再度前記第１の埋込みｆｆ１（２４）に対
応するシリコン酸化膜（４２）を蝕刻し、半導体基板（
２２）を露出させて、第１の開口部（４０）を形成する
。

次に、第２図Ｃに示す如く、第１の埋込みＪｉ（２４）
の不純物濃度が決定できるように、所定の濃度のアンチ
モン（Ｓｂ）を有するグラス膜を再度スピンフートし、
前記第１の開口部（４０）の半導体基板（２２）表面に
アンチモンをデポジットする。その後前記グラス膜を除
去し、約１２５０°Ｃで熱処理をしアンチモンを再度拡
散する。

ここでグラス膜の不純物濃度は、前述同様に低濃度であ
るのでロゼツトの発生を抑制できる。

以上の工程は本発明の特徴となる点であり、第１の埋込
み層（２４）は高濃度に、第２の埋込み層（２５）は低
濃度に設定される。そのため後で形成されるコレクタ埋
込み層となる第２の埋込み層（２５）上の第３の埋込み
層（２９）のはい上がり量を大きくとれるので、縦型Ｐ
ＮＰ　）ランジスタ（η）のコレクタ抵抗を小さくでき
る。しかもロゼツトの発生が抑制できるので、コレクタ
ーエミッタ間のリーク電流を減少し、良好な特性のトラ
ンジスタを形成できる。

尚、第２［ｆｆ１Ｂ　、第２図Ｃで形成きれた第１の埋
込み層（２４）の不純物濃度が未だ低い時は、第２図Ｂ
、第２図Ｃの工程を繰り返して実現しても良い。また第
２の開口部（２５）を２回以上に分け、前述したデポジ
ット濃度より低濃度でデポジットすれば更にロゼツトを
減少できる。

この後、第２図りの如く、前記第１の埋込み層（２４）
と第２の埋込み層（２５）の周囲に形成きれる上下分離
領域（２６）に対応するシリコン酸化膜（４２〉と、前
記第２の埋込み届（２５）の一部に対応するシリコン酸
化膜（４２）を除去する。モしてボロン（Ｂ）の含有さ
れたグラス膜をコートし、夫々の除去領域にボロンをデ
ポジットする。

次に、第２図Ｅに示す如く、前工程で形成されたグラス
膜およびシリコン酸化膜（４２）を、半導体基板（２２
）より除去し、この半導体基板（２２）上にＮ型のエピ
タキシャル層（２３）を形成する。そして第１乃至第３
の埋込み層（２４）　、　（２５ン、　（２９）や不拡
散層（４３）を熱処理によって更に拡散する。

従ってＰ型の半導体基板（２２）とＮ型のエピタキシへ
・ル層（２３）との間には、第１の埋込み層り２４）、
第２の埋込み！（２５）、上下分離領域（２６）の不拡
散層（４３）および第２の埋込み層（２５）上の第３の
埋込み層（２９）が形成される。また第１の埋込み層（
２４）の不純物濃度は、第２の埋込み層（２５）の不純
物濃度より高く設定されているので、第１の埋込み層（
２４）の方がはい上がり量が大きくなる。従ってコレク
タ抵抗を小さくできる。一方、第２の埋込み層（２５）
は第１の埋込み層（２４〉よりはい上がり量を小さくで
きるので、その分、第２の埋込み層（２５）上の第３の
埋込み層（２９）のはい上がり量を大きくとれ、この領
域（２９）もコレクタ抵抗を小さくできる。

次に、第２図Ｆの如く、前工程によって形成されたシリ
コン酸化膜（４４）を選択的に除去し、第１の埋込み層
（２４）上に形成されるＮ１型のコレクタ導出領域（３
０）に対応する領域と第３の埋込み届（２９〉上に形成
されるＮ型のベース領域（３４）に対応する領域のエピ
タキシャル層（２３〉を露出きせる。そしてコレクタ導
出領域（３０）とベース領域（３４）を拡散して形成す
る。ここで拡散法としては、前述したグラス膜で拡散し
ても良いし、イオン注入法等で拡散しても良い。

更に、第２図Ｇに示す如く、上下分離領域（２６）の上
拡散Ｊｉ（４５）および第３の埋込み層（２９）に対応
するコレクタ導出領域（３３）を形成する。

本工程の拡散は、前記上下分離領域（２６）の上拡散、
１（４５）と不拡散層（４３）が到達し、且つ第３の埋
込み層（２９）にはコレクタ導出領域（３３）が到達す
るように、処理される。そのため前記ベース領域（３４
）も破線の如く形成される。また上下分離領域（２６）
によって、第１の島領域（２７）と第２の島領域〈２８
）が形成される。

ここでベース領域（３４）は、濃度勾配を形成するもの
であり、ベース領域内のキャリアを加速するドリフト電
界を与え、周波数特性を向上させている。またベース濃
度を高くしてベース幅Ｗ、を変わらないようにしてエピ
タキシャルの膜厚のばらつきによるＷ、の変化を少なく
している。

最後に、第２回目に示す如く、第１の島領域（２７）に
はＰ型のベース領域（３１）が、第２の島領域（２８）
にはＰ型のエミッタ領域（３６）が形成される。またこ
の後で、前記ベース領域（３１）にはＮ１型のエミッタ
領域り３２）が、前記第２の島領域（２８）にはＮ１型
のベースコンタクト領域（３５）が形成きれる。

以上の工程によって、第１の島領域（２７）には縦型Ｎ
ＰＮトランジスタ（３７）が、第２の島領域〈２８）に
は縦型ＰＮＰ）ランジスタ（３８）が形成される。

（ト）発明の効果 以上の説明からも明らかな如く、先ず第１に、第２の埋
込み層（２５）が決定できる低不純物濃度で、第１回目
のデポジットを行うので、第１の埋込み層（２４）と第
２の埋込みＪ’！（２５）のロゼツト発生が抑制でき、
しかも次のデポジットでは、第１の埋込み層（２４）の
みに行うので、第１回目のデポジット濃度で足りない分
を補うことになる。従って第２回目のデポジット濃度は
低くて良く、ここでもロゼツトの発生は抑制できる。そ
のためこの半導体基板（２２）上にエピタキシャル層（
２３）を積層しても、層欠陥の発生が抑制できるので、
第１の島領域（２７）と第２の島領域（２８）に形成さ
れるトランジスタ（３７）　、　（３８）のリークを防
止できる。

第２に、第２の埋込み層（２５）が決定できる濃度より
も低い濃度で第１回目のデポジットを行い、次に第２の
埋込み珊（２５）を決定できる低い濃度で第２回目のデ
ポジットをし、更に第１の埋込み層（２４）を決定する
濃度で、第１の埋込み層（２４）のみをデポジットする
というような工程、つまり第１の埋込み層（２４）と第
２の埋込み層（２５）のデポジット回数を複数とし、し
かも第１の埋込み層（２４）と第２の埋込み１１（２５
）のデポジット回数を異ならしめることで、更にロゼツ
ト発生を防止できる。

第３に、前述した如く、第１の埋込み層（２４）の不純
物濃度を高く設定できるので、第１の島領域（２７）に
形成されるコレクタ抵抗は小さくできる。

また第２の埋込み層（２５）の不純物濃度は低く設定で
きるので、第２の埋込み層（２５）のはい上がり量を小
さくできる。従って第２の埋込み層（２５）上面は、第
１の埋込み層（２４）上面より下方となり、この第２の
埋込み層（２５）上の第３の埋込み欝（２９）は、第２
の埋込み層（２５）のはい上がり量が小さくできる分だ
け、はい上がり量を大きくできるので、第２の島領域（
２８）に形成されるトランジスタ（邦）のコレクタ抵抗
も小さくできる。

【図面の簡単な説明】

第１図は、本発明の半導体集積回路の製造方法によって
構成される半導体集積回路の断面図、第２図Ａ乃至第２
回目は、本発明の半導体集積回路の製造方法を説明する
断面図、第３図Ａ乃至第３回目は、従来の半導体集積回
路の製造方法を説明する断面図である。

Claims (6)

【特許請求の範囲】
1. （１）一導電型の半導体基板と逆導電型のエピタキシャ
   ル層との間に設けられた逆導電型の第１および第２の埋
   込み層と、この第２の埋込み層上に設けられた一導電型
   の第３の埋込み層と、前記第１の埋込み層をコレクタ低
   抵抗領域とするＮＰＮトランジスタと、前記第３の埋込
   み層をコレクタ低抵抗領域とするＰＮＰトランジスタと
   を備えた半導体集積回路に於いて、 前記第２の埋込み層上面は、前記第１の埋込み層上面よ
   り下方に設けられることを特徴とした半導体集積回路。
2. （２）前記第１の埋込み層の抵抗値は、前記第２の埋込
   み層の抵抗値より小さいことを特徴とした請求項第１項
   記載の半導体集積回路。
3. （３）前記第３の埋込み層の一部と前記ＰＮＰトランジ
   スタのベース領域の一部が重畳することを特徴とした請
   求項第１項記載の半導体集積回路。
4. （４）一導電型の半導体基板と、 この半導体基板上に形成された逆導電型のエピタキシャ
   ル層と、 このエピタキシャル層を貫通する一導電型の分離領域と
   、 この分離領域によって囲まれた第１および第２の島領域
   と、 この第１の島領域に於いて、前記半導体基板と前記エピ
   タキシャル層との間に形成された逆導電型の第１の埋込
   み層と、 前記第２の島領域に於いて、前記半導体基板と前記エピ
   タキシャル層との間に形成され、前記第１の埋込み層上
   面より下方に形成された第２の埋込み層と、 前記第２の埋込み層上に形成された一導電型の第３の埋
   込み層と、 前記第１の埋込み層上のエピタキシャル層をコレクタと
   したＮＰＮトランジスタと、 前記第３の埋込み層をコレクタとしたＰＮＰトランジス
   タとを備えたことを特徴とした半導体集積回路。
5. （５）前記第１の埋込み層の抵抗値は、前記第２の埋込
   み層の抵抗値より小さいことを特徴とした請求項第４項
   記載の半導体集積回路。
6. （６）前記第３の埋込み層に到達した一導電型のコレク
   タ導出領域と前記第３の埋込み層の一部が重畳した逆導
   電型のベース領域を備えたことを特徴とした請求項第４
   項記載の半導体集積回路。