JPH02111279A

JPH02111279A - サーボ装置

Info

Publication number: JPH02111279A
Application number: JP63263202A
Authority: JP
Inventors: Hiroshi Mizuguchi; 博水口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-10-19
Filing date: 1988-10-19
Publication date: 1990-04-24
Anticipated expiration: 2013-10-15
Also published as: JP2811687B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は位相誤差検出手段と速度誤差検出手段を備えた
回転体のサーボ装置および位相差計測装置と位相誤差検
出装置ならびに速度誤差検出装置に関するものである。

従来の技術第９図は家庭用ビデオテープレコーダのサーボシステム
の、再生時における代表的な機能ブロック図を示したも
のである。第９図において、１は映像信号の録再用ヘッ
ドが取り付けられた回転シリンダを駆動するシリンダモ
ータであり、前記回転シリンダにはその回転速度に依存
した周波数の交流信号を発生する周波数発電機２と、１
回転あたり１回の位置検出信号を発生する位置検出器３
が連結されている。前記周波数発電機２の出力信号はＦ
Ｇ信号増幅器４によって増幅ならびに波形整形され、そ
の出力は分周器５およびコントローラ６に供給され、前
記位置検出器３の出力はＰＧ信号増幅器７によって増幅
ならびに波形整形され、その出力はリセット信号として
前記分周器５に供給されている。また、水晶発振子８が
接続されたクロック発生器９の出力信号は、分周器１０
を経由してシリンダ位相系カウンタ１１、シリンダ速度
系カウンタ１２、キャプスタン位相系カウンタ３２、キ
ャプスタン速度系カウンタ２８にそれぞれクロックパル
スとして供給されている。

前記シリンダ位相系カウンタ１１のビット数は１６ビツ
ト構成になっており、１６ビ・ソトのシリンダ位相系Ｒ
ＯＭ　（読み出し専用メモリ）１３からプリセットデー
タが供給され、その出力はデコーダ１４と１０ビツトの
ラッチ１５に供給され、前記デコーダ１４の第１の出力
はブリセ・ノド信号として前記シリンダ位相系カウンタ
１１に供給され、同第２の出力は遅延回路１６に供給さ
れ、前記ラッチ１５の出力データは１０ビツトのＤ−Ａ
）７バータ（ディジタル−アナログ変ｍ器）　１７に供
給されている。なお、前記ラッチ１５には前記シリンダ
位相系ＲＯＭ１３の１６ビツトの出力データのうちＬＳ
Ｂ（ａ下位ビット）を含む下位１０ビツトのデータが供
給されている。

また、前記分周器５の出力はロード信号として前記ラッ
チ１５に供給され、前記コントローラ６の第１の出力は
ロード信号として８ビ・ソトのう・ノチ１８に供給され
、同第２の出力はプリセ・ノド信号として前記シリンダ
速度系カウンタ１２に供給されている。

前記シリンダ速度系カウンタ１２は１２ビ・ソト＋Ｍ成
になっており、１２ビツトのシリンダ速度系ＲＯＭ１９
からプリセットデータが供給され、その出力データのう
ちＬＳＢを含む下位８ビツトのデータが前記ラッチ１８
に供給され、前記う・ソチ１８の出力データは８ビツト
のＤ−Ａコンバータ２０に供給されている。

さらに、前記Ｄ−Ａコンバータ１７と前記Ｄ−Ａコンバ
ータ２０の出力は合成回路２１によって合成され、前記
合成回路２１の出力信号がシリンダ駆動回路２２に供給
されている。

一方、磁気テープを走行させるためのキャプスタンモー
タ２３には周波数発電機２４が連結され、前記周波数発
電機２４の出力信号は、ＦＧ信号増幅器２５によって増
幅ならびに波形整形されたのちにコントローラ２６に供
給され、前記コントローラ２Ｇの第１の出力はロード信
号として８ビットのラッチ２７に供給され、同第２の出
力はプリセット信号として１０ビツトのキャプスタン速
度系カウンタ２８に供給されている。

また、磁気テープに一定間隔で記録されたコントロール
信号を再生するコントロールヘッド２９の出力信号は、
コントロール信号増幅器３０によって増幅ならびに波形
整形されたのち、ロード信号として１０ビツトのラッチ
３１に供給されている。

前記キャプスタン速度系カウンタ２８と、１５ビツトの
キャプスタン位相系カウンタ３２には前記分周器１０か
らそれぞれクロックパルスが供給されている。前記キャ
プスタン位相系カウンタ３２には前記遅延回路１Ｇから
プリセット信号が供給され、その出力データのうち、Ｌ
ＳＢを含む下位１０ビツトのデータが前記ラッチ３１に
供給され、前記ラッチ３１の出力データは１０ビ・ソト
のＤ−Ａコンバータ３３に供給されている。前記キャプ
スタン速度系カウンタ２８には１０ビツトのキャプスタ
ン速度系ＲＯＭ３４からプリセットデータが供給され、
その出力データのうちＬＳＢを含む下位８ビツトのデー
タが前記ラッチ２７に供給され、前記ラッチ２７の出力
データは８ピツ）のＩ）　−Ａコンバータ３５に供給さ
れている。

さらに、前記Ｄ−Ａコンバータ３３と前記Ｄ−Ａコンバ
ータ３５の出力は合成回路３６によって合成され、前記
合成回路３６の出力信号がキャプスタン駆動回路３７に
供給されている。

第９図において、シリンダモータ１に連結された周波数
発電機２は１回転あたり６サイクルの交流信号を発生す
るものとし、分周器５は６分の１の分周動作を行なうも
のとする。また、ＮＴＳＣ仕様（日本および米国におい
て採用されているテレビジョン放送の規格）においては
シリンダモータ１の基準回転数は１８００ｒｐｍであり
、このとき前記周波数発電機２の出力周波数は１８０）
１ｚで、位置検出器３の出力周波数は３０　Ｈｚとなる
。したがって、分周器５からは前記シリンダモータ１の
回転位相に依存した位相を有した信号が得られ、この信
号が回転位相信号となる。また、シリンダ位相系カウン
タ１１には一定周波数のクロックパルスが供給され、所
定のカウント値になったときにデコーダ１４が出力パル
スを発生するから、前記デコーダ１４の第１の出力がシ
リンダ位相系の基準位相信号となり、同第２の出力がト
ラッキング調整のための遅延回路１６を経てキャプスタ
ン位相系の基準位相信号となる。さらに、コントロール
ヘッド２９からは磁気テープの走行位相に依存したコン
トロール再生信号が得られるから、コントロール信号増
幅器３０の出力信号がキャプスタン位相系の走行位相信
号となる。

一方、ＦＧ信号増幅器４からは回転シリンダの回転速度
信号が得られ、ＦＧ信号増幅器２５からはキャプスタン
の回転速度信号が得られる。

コントローラ６は前記ＦＧ信号増幅器４の出力信号のリ
ーディングエツジ（前縁）において、まず、シリンダ速
度系カウンタ１２のカウント値をラッチ１８に取り込む
ロード信号を発生し、続いて前記シリンダ速度系カウン
タ１２のプリセット信号を発生する。キャプスタン速度
系のコントローラ２６もまた前記コントローラ６と同様
の動作を行なう。したがって、シリンダ位相系のラッチ
１５にはシリンダの回転位相信号と基準位相信号の位相
差の計測結果が保持され、シリンダ速度系のラッチ１８
には回転速度信号の周期の計測結果が保持され、同様に
キャプスタン位相系のラッチ３１にはキャプスタンの回
転位相差の計測結果が保持され、キャプスタン速度系の
ラッチ２７にはキャプスタンの回転速度信号の周期の計
測結果が保持される。前記ラッチ１５の出力（シリンダ
位相系カウンタ１１の計測出力）はＤ−Ａコンバータ１
７によって直流電圧に変換され、前記ラッチ１８（シリ
ンダ速度系カウンタ１２の計測出力）はＤ−Ａコンバー
タ２０によって直流電圧に変換され、これらの直流電圧
は合成回路２１によって合成されてシリンダの回転誤差
出力信号が作り出され、その誤差出力信号によってシリ
ンダ駆動回路２２を介してシリンダモータ１が駆動され
る。

また、前記ラッチ３１の出力（キャプスタン位相系カウ
ンタ３２の計６（す出力）はＤ−Ａコンバータ３３によ
って直流電圧に変換され、前記ラッチ２７（キャプスタ
ン速度系カウンタ２８の計測出力）はＤ−Ａコンバータ
３５によって直流電圧に変換され、これらの直流電圧は
合成回路３６によって合成されてキャプスタンの回転誤
差出力信号が作り出され、その誤差出力信号によってキ
ャプスタン駆動回路３７を介してキャプスタンモータ２
３が駆動される。

発明が解決しようとする課題ところで第９図において、シリンダ位相系カウンタ１１
、シリンダ速度系カウンタ１２、キャプスタン速度系カ
ウンタ２８にはそれぞれ個別のＲＯＭからプリセットデ
ータが供給されるが、これらのプリセットデータは主と
して倍速再生用に用意されたものである。例えば、ＶＨ
８方式のＮＴＳＣ仕様において記録時あるいはノーマル
（＋１倍速）再生時の回転ヘッドと磁気テープの相対速
度はほぼ５．８ｍ／ｓｅｃであるが、２時間モードの＋
９倍速で磁気テープを走行させると（コントローラ２６
によってＦＧ信号増幅器２５の出力信号を９分の１に分
周すれば、キャプスタンモータ２３は９倍の回転速度で
回転するので、磁気テープの走行速度は９倍になる）、
回転ヘッドの磁気テープ上の走査方向と磁気テープの通
常走行方向とが等しいために、回転ヘッドと磁気テープ
の相対速度は遅くなり、再生された水平同期信号の周波
数が約４．８パーセントも低下し、逆に一９倍速で磁気
テープを走行させると再生された水平同期信号の周波数
が約５．４パーセントも上昇する。水平同期信号の周波
数が大きく変化すると、テレビ受像機の側で追従できな
くなって同期が乱れてしまうので、相対速度が変化しな
いように補正する必要がある。

これを＋９倍速を例にとって説明すると、相対速度を補
正するためにはシリンダ位相系カウンタ１１のカウント
周波数がノーマル再生時よりも４．８パーセントだけ高
くなるようなプリセットデータを用意すればよく、また
、シリンダ速度系カウンタ１２とキャプスタン速度系カ
ウンタ２８に供給するプリセットデータも、同期回転時
に速度誤差出力が零になるようにそれぞれ設定される。

このように、シリンダ位相系ＲＯＭ１３、シリンダ速度
系ＲＯＭ１．９、キャプスタン速度系ＲＯＭ３４には必
要とされる倍速モードの種類に応じた数のデータが用意
される。ＮＴＳＣ仕様においては録再時間モードが、２
時間モード、４時間モード、６時間モードの３種類があ
るので、各ＲＯＭに必要なデータの数（アドレス数）は
かなりのものとなる。例えば、各時間モードにおいて、
±１５倍速倍速上９倍速、　±５倍速、　±３倍速、　
±２倍速、±１倍速、Ｏ倍速（停止）が必要であるとす
ると、＋１倍速を除いてはすべて異なったプリセットデ
ータを用意しなければならず、各ＲＯＭのアドレス数は
それぞれ３７となり、第９図に示されるようなシステム
をＬＳＩ（大規模集積回路）化する場合には、チップ上
に占めるＲＯＭ部分の面積やそれに付属するアドレスデ
コーダ部分の面積がかなりの大きさになるだけでなく、
ＲＯＭデータの検査にも多くの時間を要するという問題
があった。

出願人は、先にこのような問題を解消するための具体的
な方法として、特許出願昭和５９年第１９１０２０号に
おいて、シリンダ位相系カウンタのためのプリセットデ
ータを格納しておくメモリから、任意のビット数の上位
ビットデータをシリンダ速度系カウンタとキャプスタン
速度系カウンタに分配する装置を提案したが、この方法
は前記メモリからのデータをそのまま利用しているため
に、シリンダ速度系カウンタとキャプスタン速度系カウ
ンタに対しては実際の仕様（ＦＧ周波数や各カウンタの
クロック周波数など）にメモリからの供給データを整合
させるためのコントローラを必要とし、仕様が変更され
る度にこのコントローラの構成を変更する必要があった
。

したがって、本発明のサーボ装置の目的は、回転体の回
転速度の切り換えのためのデータ分配機構を従来以上に
簡略化するとともに、仕様変更に対しても柔軟に対応で
きるシステムを実現することにある。

さらに、本発明の位相差計測装置と位相誤差検出装置の
目的は、回転体などから得られる位相信号の基準位相か
らの偏位■もしくは位相誤差を、ソフトウェアを主体に
して計測あるいは検出することのできる装置を実現する
ことにある。

また、本発明の速度誤差検出装置の目的は、回転体など
から得られる速度信号の基準速度からの誤差を、ソフト
ウェアを主体にして検出することのできる装置を実現す
ることにある。

課題を解決するための手段前記した課題を解決するために本発明のサーボ装置では
、第１の構成として、回転体の回転位相信号と基準位相
信号との位相差に応じた計測データをクロックパルスの
カウント値として出力する位相差計測手段と、前記基準
位相信号の周期を生成するための基桑データを前記位相
差計測手段に供給するメモリ手段と、前記位相差計測手
段の出力データから、前記メモリ手段より供給される基
Ｑ、Ｑデータの半値データを減箕して位相誤差を算出す
る位相誤差算出手段と、前記基準データとクロックパル
スをもとにして前記回転体の回転速度信号の繰り返し周
期の基準値からの誤差を算出する速度誤差検出手段を備
えている。また、第２の構成として、回転体の基準位相
信号を生成するための基飴データが格納されたメモリ手
段と、前記メモリ手段より供給される基準データの半値
データがプリセットされる第１のカウンタと、前記半値
データと前記基準データの最下位ビットを加算する加算
器と、前記第１のカウンタのカウント値と前記加算器の
出力データを比較して両者が一致したときに前記第１の
カウンタをプリセットするコンパレータと、回転体の回
転位相信号の到来時点において前記第１のカウンタのカ
ウント値を保持する第１のラッチと、前記基準データと
クロックパルスをもとにして前記回転体の回転速度信号
の繰り返し周期の基準値からの誤差を算出する速度誤差
検出手段を備えている。さらには、第３の構成として、
回転体の基準位相信号を生成するための基準データが格
納されたメモリ手段と、前記メモリ手段より供給される
基準データの半値データがプリセットされる第１のカウ
ンタと、前記第１のカウンタのカウント値と前記基準デ
ータの最下位ビットを加算する加算器と、前記半値デー
タと前記加算器の出力データを比較して両者が一致した
ときに前記第１のカウンタをプリセットするコンパレー
タと、回転体の回転位相信号の到来時点において前記第
１のカウンタのカウント値を保持する第１のラッチと、
前記基準データとクロックパルスをもとにして前記回転
体の回転速度信号の繰り返し周期の基準値からの誤差を
算出する速度誤差検出手段を備えている。

また、前記した課題を解決するために本発明の位相差計
測装置では、クロックパルスをカウントするカウンタと
、メモリ手段から供給される基準データが一方の入力デ
ータとして供給される加算器と、前記加算器の出力デー
タを遅延させて前記加算器の他方の入力データとして供
給するレジスタと、位相信号が到来するごとに前記カウ
ンタのカウント値を保持するラッチと、前記レジスタと
前記ラッチの出力データの差を求める演算器を備え、前
記演算器の出力データを前記位相信号の基準値からの偏
位量として出力するように構成されている。

さらに、前記した課題を解決するために本発明の位相誤
差検出装置では、第１の構成として、クロックパルスを
カウントするカウンタと、メモリ手段から供給される基
準データが一方の入力データとして供給される加算器と
、前記加算器の出力データを遅延させて前記加算器の他
方の入力データとして供給するレジスタと、位相信号が
到来するごとに前記カウンタのカウント値を保持するラ
ッチと、前記レジスタと前記ラッチの出力データの差を
求める第１の演算器と、前記基準データの半値データと
前記第１の演算器の出力データの差を求める第２の演算
器を備え、前記第２の演算器の出力データを前記位相信
号の位相誤差量として出力するように構成されている。

また、第２の構成として、クロックパルスをカウントす
るカウンタと、メモリ手段から供給される基準データが
一方の入力データとして供給される第１の加算器と、前
記第１の加算器の出力データを遅延させて前記第１の加
′！Ｆｆ−器の他方の入力データとして供給するレジス
タと、位相信号が到来するごとに前記カウンタのカウン
ト値を保持するラッチと、前記レジスタと前記基準デー
タの半値データとを加算する第２の加算器と、前記第２
の加算器と前記ラッチの出力データの差を求める演算器
を備え、前記演算器の出力データを前記位相信号の位相
誤差量として出力するように構成されている。

さらにまた、前記した課題を解決するために本発明の速
度誤差検出装置では、クロックパルスをカウントするカ
ウンタと、速度信号が到来するごとに前記カウンタのカ
ウント値を保持するラッチと、前記速度信号が到来する
ごとに前記ラッチの保持データが転送されるレジスタと
、メモリ手段から供給される基飴データが一方の入力デ
ータとして供給され、前記レジスタの出力が他方の入力
データとして供給される加算器と、前記加算器と前記ラ
ッチの出力データの差を求める演算器を備え、前記演算
器の出力データを速度誤差量として出力するように構成
されている。

作用本発明のサーボ装置では、前記した第１の構成によって
、共通のメモリから供給される基準データから基準位相
信号の生成と位相誤差の算出が行なわれるとともに、速
度誤差の算出が行われる。

また、前記した第２の構成あるいは第３の構成によって
、共通のメモリから供給される基準データの半値データ
から位相系のカウンタのプリセット値とカウント終了値
の生成が行われるとともに、速度誤差の算出が行われる
。

また、本発明の位相差計測装置では前記した構成によっ
て、ハードウェアとして用意されるカウンタから得られ
るカウント値をもとにして、位相信号の基準値からの偏
位量が加算動作と減算動作によって求められる。

さらに、本発明の位相誤差検出装置では前記した第１あ
るいは第２の構成によって、ハードウェアとして用意さ
れるカウンタから得られるカウント値をもとにして、位
相信号の位相誤差量が加算動作と減算動作によって求め
られるとともに、メモリから供給される基ベナデータか
ら基阜位相の設定と位相誤差の算出が行なわれる。

さらにまた、本発明の速度誤差検出装置では前記した＋
７．！成によって、ハードウェアとして用意されるカウ
ンタから得られるカウント値をもとにして、速度信号が
到来したとき、１回の加算動作のみによってただちに速
度誤差の算出が行われる。

実施例以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例におけるサーボ装置のブロッ
ク図を示したものであり、第９図と同一のブロックは同
一図番にて示されている。第１図のシステムでは、シリ
ンダモータ１の回転位相信号と基学位相信号との位相差
を計測するシリンダ位相系カウンタ１１には共通メモリ
３８からプリセントデータが供給され、前記シリンダ位
相系カウンタ１１の出力データ（カウント値）はラッチ
１５に供給されるとともにゼロ検出器３９にも供給され
ている。前記ゼロ検出器３９の出力はプリセット指令信
号として前記シリンダ位相系カウンタ１１に供給される
とともに、遅延回路１６に供給されている。前記共通メ
モリ３８のデータはシフタ４０と補数器４１を介して、
半値データとされたうえで符号が反転されて加算器４２
にも供給されている。また、前記ラッチ１５の出力デー
タも前記加算器４２に供給され、前記ゼ０４ｍ出器３９
の出力が加算指令信号として前記加算器４２に供給され
ている。

また、前記シリンダモータ１の回転速度信号の繰り返し
周期を計測するシリンダ速度系カウンタ１２には、小数
乗算器４３を介して前記共通メモリ３８のデータが供給
されている。さらに、キャプスタン速度系カウンタ２８
には小数乗算器４・１を介して前記共通メモリ３８のデ
ータが供給されている。なお、前記小数乗算器４３およ
び前記小数乗県器４４はそれぞれ、共通メモリ３８の出
力データに１よりも小さい小数を乗じた結果を前記シリ
ンダ速度系カウンタ１２および前記キャプスタン速度系
カウンタ２８に供給するものであり、一般のマイクロプ
ロセ、すが備えている乗算機能を利用することもできる
。具体的には、３２ビツトの乗算結果が得られる１６ビ
ツトの乗算器を使い、乗算結果の上位１６ビントのみを
取り出すことによって、乗数の１６ビツトデータを１よ
りも小さい小数として扱うことができる。例えば、１６
進数の［２８００］に［８０００コを乗じた結果は［１
４００００００］となるが、乗算結果の上位１６ビツト
のみを取り出すと［１４００］となり、乗数の［８００
０１は小数の０．５であることになる。

さらに、前記加算器４２の出力データと、前記シリンダ
速度系カウンタ１２の出力が供給されるラッチ１８の出
力データは、ディジタルフィルタ４５によって速度系と
位相系のそれぞれについてフィルタリング操作が行なわ
れたうえで、合成されてＤ−Ａコンバータ１７に供給さ
れ、キャプスタン位相系カウンタ３２の出力が供給され
るラッチ３１の出力データと、前記キャプスタン速度系
カウンタ２８の出力が供給されるラッチ２７の出力デー
・夕は、ディジタルフィルタ４６によって速度系と位相
系のそれぞれについてフィルタリング操作が行なわれた
うえで、合成されてＤ−Ａコンバータ３３に供給されて
いる。

なお、第１図において、シリンダ位相系カウンタ１１、
ラッチ１５、ゼロ検出器３９によって、シリンダの回転
位相信号と基′ｒ！、ｑ位イロ信サイロ信号差に応じた
計測データを分周器１０から供給されるクロックパルス
のカウント値として出力する位相差計測ブロック１００
が構成され、シフタ４０、補数器４１、加算器４２によ
って、前記位相差計測ブロック１００の出力データから
、共通メモリ３８より供給される基準データの半値デー
タを減算して位相誤差を算出する位相誤差算出ブロック
２００が構成され、コントローラ６、シリンダ速度系カ
ウンタ１２、ラッチ１８、小数乗算器４３によって、共
通メモリ３８より供給される基♀データと分周器１０か
ら供給されるクロソクパルスをもとにしてシリンダの回
転速度信号の繰り返し周期の基学値からの誤差を算出す
る速度誤差検出ブロック３００が構成されている。

さて、第１図のシステムにおいてＶＴＲが再生状態にあ
るときの動作の概要を説明するが、説明の便宜上、具体
的な数値を使用し、ここではクロック発生器９の出力周
波数はＮＴＳＣ仕様における色副搬送波信号の周波数の
３５７９．５４５ｋＨｚと同じであるものとし、分周器
１０によって４分の１分周された８９４．８８０ｋＨｚ
の信号がクロックパルスとしてシリンダ位相系カウンタ
１１とキャプスタン位相系カウンタ３２に供給され、１
６分の１分周された２２３．７２２ｋＨｚの信号がクロ
ックパルスとしてシリンダ速度系カウンタ１２とキャプ
スタン速度系カウンタ２８に供給されているものとする
。

定常回転時におけるシリンダ位相系カウンタ１１のカウ
ント周期とシリンダ速度系カウンタ１２のカウント周期
の比率は、シリンダＦＧ信号とシリンダＰＧ信号の周波
数比に等しく、第１図のシステム構成では６となり、両
者のクロックパルスの周波数比率が４であるから、シリ
ンダ位相系カウンタ１１とシリンダ速度系カウンタ１２
のカウント周期あたりのカウント値には２４倍の違いが
あることになる。

ここで、各カウンタはいずれもプリセットが行なわれる
とその直後からカウント値を減する方向にダウンカウン
トを行なうものとし、また、ゼロ検出器３９はシリンダ
位相系カウンタ１１のカウント値が［００・・・・・・
０００コになったときに出力を発生するものとし、シリ
ンダ位相系カウンタ１１のプリセット値をＮｐ１　　シ
リンダ速度系カウンタ１２のプリセット値をＮｓとする
。

シリンダ位相系カウンタ１１はそのカウント値が［００
・・・・・・０００コになった時点で自己プリセットさ
れるのに対して、シリンダ速度系カウンタ１２は、定常
回転時においてはそのカウント値が［００・・・・・・
０００コ付近でシリンダＦＧ信号のリーディングエツジ
が到来して再プリセットが行なわれることを考慮すると
、次式が成立する。

ＮｐＮｓ＝　　−・・・・・・（１）すなわち、シリンダ位相系カウンタ１１のためのプリセ
ットデータＮｐをもとにしてシリンダ速度系カウンタ１
２のためのプリセットデータＮｓを得るには、Ｎｐに０
．０４１７　（１／　２４）を乗じればよく、具体的に
は、第１図の共通メモリ３８から供給されるプリセット
データＮｐに対して、小数乗算器４３がこの乗算を行っ
ている。

また、ＶＴＲの再生時においては、キャプスタンモータ
２３はシリンダモータ１と同期して回転するから、第１
図に示したようにキャプスタン速度系カウンタ２８もま
た共通メモリ３８から小数乗算器４４を介してプリセ・
ソトデータの供給を受けることができ、例えば、定常回
転時におけるキャプスタフＦＧ信号の周波数が１０８０
　ＩＩ　ｚであるとすると、シリンダ位相系カウンタ１
１のカウント周期とキャプスタン速度系カウンタ２８の
カウント周期の比率は３Ｇとなり、両者のクロ・ツタ、
ｓｌ＋　７レスの周波数比率が４であるから、シリンダ
位相系カウンタ１１とキャプスタン速度系カウンタ２８
のカウント周期あたりのカウント量には１４４倍の違い
があることになり、シリンダ位相系カウンタ１１のプリ
セット値をＮｐとキャプスタン速度系カウンタ２８のプ
リセット値Ｎｑの間には次式が成立する。

したがって１、シリンダ位相系カウンタ１１のためのプ
リセットデータＮｐをもとにしてキャプスタン速度系カ
ウンタ２８のためのプリセットデータＮｑを得るには、
第１図の小数乗算器４４においてＮｐに０．ＱＯＥｉ９
　（１／　１４４）を乗じればよい。

さて、前記共通メモリ３８から供給されるプリセットデ
ータＮｐはシフタ４０によって右方向に論理シフトされ
てその値が２分の１となり、さらに補数器４１によって
符号が反転される。また、シリンダモータ１に連結され
た周波数発電機２と位置検出器３の出力信号は、それぞ
れＦＧ信号増幅器４とＰＧ信号増幅器７によって増幅な
らびに波形整形されて分周器５に供給される。前記分周
器５からは前記周波数発電機２の出力信号に同期した回
転位相信号が得られ、この回転位相信号のリーディング
エツジにおいてシリンダ位相系カウンタ１１のカウント
値がラッチ１５に保持され、この保持データは加算器４
２において前記補数器４１の出力データと加算される。

したがって、前記加算器４２からは前記ラッチ１５の保
持データからプリセットデータＮｐの半値データを減算
した結果が出力される。前記加算器４２の出力データは
シリンダ位相系の誤差検出データとしてディジタルフィ
ルタ４５に供給される。

一方、前記ＦＧ信号増幅器４からの速度信号はコントロ
ーラ６に供給され、そのリーディングエツジが到来する
度にシリンダ速度系カウンタ１２のカウント値がラッチ
１８に保持されたうえで、前記シリンダ速度系カウンタ
１２のプリセットが行なわれる。また、前記ラッチ１８
の出力データはシリンダ速度系の誤差検出データとして
ディジタルフィルタ４５に供給される。

前記ディジタルフィルタ４Ｓでは、速度系と位相系のそ
れぞれの誤差検出データについてフィルタリング操作が
行なわれたうえで合成されて、Ｄ−Ａコンバータ１７に
送出される。前記Ｄ−Ａコンバータ１７では、前記ディ
ジタルフィルタからの出力データが直流電圧に変換され
たうえでシリンダ駆動回路２２に送出される。これによ
って、プリセットデータＮｐから生成される基準位相信
号と分周器５から得られる回転位相信号の位相差が１８
０°になるようにサーボ系が動作する。第２図はこれら
のもようを示した主要部の信号波形図であり、第２図Ａ
はプリセットデータＮｐから生成される基準位相信号（
シリンダ位相系カウンタ１１のカウント値の変化の様子
を示したもの。）であり、第２図Ｂは分周器５から得ら
れる回転位相信号、第２図Ｃはキャプスタン速度系カウ
ンタ２８のカウント値の変化の様子、第２図りはＦＧ信
号増幅器４から得られる速度信号である。第２図からも
わかるように、回転位相信号のリーディングエツジの到
来タイミングが時刻ｔｌよりも遅れると、ラッチ１５に
取り込まれるカウント値がプリセットデータＮｐの半分
よりも小さくなり、加算器４２での計算結果は負の値と
なる。反対に、回転位相信号のリーディングエツジの到
来タイミングが時刻ｔ１よりも早まると、ラッチ１５に
取り込まれるカウント値がプリセットデータＮｐの半分
よりも大きくなり、加算：！Ｈ４２での計算結果は正の
値となる。

また、シリンダモータ１の回転速度が低下して速度信号
の周期が長くなると、ラッチ１８に取り込まれるカウン
ト値は［０００・・・・・・００］よりも小さくなって
負の値となるが、回転速度が上昇して速度信号の周期が
短くなると、ラッチ１８に取り込まれるカウント値は正
の値となる。

第１図の装置と第９図の装置を比較すれば明らかなよう
に、本発明のサーボ装置では、共通のメモリから供給さ
れる基準データから基準位相信号の生成と位相誤差の算
出が行なわれるとともに、速度誤差の算出も行われ、回
転体の回転速度の切り換えのためのデータ分配機構を従
来以上に簡略化することができる。

ところで、第１図に示した実施例では、共通メモリ３８
からシリンダ速度系カウンタ１２とキャプスタン速度系
カウンタ２８にプリセットデータを分配するために、２
個の小数乗算器４３．４４を必要としているが、実際に
は第１図のシステムをマイクロプロセッサによって実現
することが可能であり、前記小数乗算器４３，４４．　
　前記シリンダ速度系カウンタ１２．前記キャプスタン
速度系カウンタ２８を始めとして、シリンダ位相系カウ
ンタ１１．キャプスタン位相系カウンタ３２やこれらに
付随するコントローラなどはすべてマイクロプロセッサ
に内蔵されるプログラムによって実現されるか、あるい
はマイクロプロセッサが備えている固有のハードウェア
（例えば、算術論理演算ユニット）をプログラムによっ
て利用することになるので、あまり大きな負担とはなら
ないし、仕様変更に対する柔軟性も高くなる。

つぎに、第３図は本発明の別の実施例を示すブロック図
であり、サーボ装置の主要部である位相差計測ブロック
１００と位相誤差算出ブロック２００ならびに速度誤差
検出ブロック３００を中心にしたブロックが示されてい
る。

第３図の装置では、クロックパルスをカウントする共通
カウンタ４７と、前記共通カウンタ４７のカウント値と
共通メモリ３８から供給される基準データとを加算する
加算器４８と、前記加算器４８の出力が供給されるレジ
スタ４９と、回転位相信号が到来するごとに前記共通カ
ウンタ４７のカウント値を保持するラッチ５０と、前記
レジスタ４９と前記ラッチ５０の出力データの差を求め
る補数器５１ならびに加算器５２と、前記共通カウンタ
４７のカウント値が前記加算器４８の出力に一致した時
点て前記レジスタ４９にデータの更新を行なわせしめる
とともに前記加算器４８に加算動作を行なわせしめるコ
ントローラ５３によって位相差計測ブロック１００が構
成されている。

また、共通メモリ３８から供給される基準データを右シ
フトして半値データを得るシフタ４０と、前記シフタ４
０の出力データと前記位相差計測ブロック１００の出力
データの差を求める補数器４１ならびに加算器４２によ
って位相誤差算出ブロック２００が構成され、前記基準
データに１よりも小さい小数を乗じる小数乗算器４３と
、回転速度信号が到来するごとに共通カウンタ４７のカ
ウント値を保持するラッチ５４と、回転速度信号が到来
するごとに前記ラッチ５４の出力データを取り込むレジ
スタ５５と、前記レジスタ５５と前記ラッチ５４の出力
データの差を求める補数器５６ならびに加算器５７と、
前記小数乗算器４３と前記加算器５７の出力データの差
を求める補数器５８ならびに加算器５９によって速度誤
差検出ブロック３００が構成されている。なお、第３図
の装置において、遅れ要素８０．　８１．　６２．　６
３゜６４．８５はいずれもソフトウェアによる逐次処理
のために生じる処理の遅れ、言い換えれば処理の手順を
表したものである。

第３図の位相差計測ブロック１００と速度誤差検出ブロ
ック３００の動作について説明する。まず、共通カウン
タ４７は第１図のシリンダ位相系カウンタ１１あるいは
シリンダ速度系カウンタ１２とは異なり、自走型のアッ
プカウンタである。

加算器４８の出力データの初期値は不定であるが、共通
カウンタ４７は刻々とカウント値を更新していくので、
そのカウント値が加算器４８の出力データと等しくなっ
た時点でフントローラ５３が加算器４８に対して加算指
令信号を送出し、その時点のカウント値と共通メモリ３
８からの基準データの加算が実行される。この加算結果
がコントローラ５３によって共通カウンタ４７のカウン
ト値と比較されて、両者が一致した時点で再び基準デー
タの加算が実行される。したがって、加算器４８の出力
データは共通メモリ３８から供給される基準データに等
しい数値だけ次々と値を増加させていくことになる。も
ちろん、加算器４８の出力部のビット長は有限であるの
で、オーバーフローが発生した時点で出力データは再び
減少するが、コントローラ５３に供給される共通カウン
タ４７の出力データも前記加算器４８の出力部のビット
長に等しくしておくことによって、同じ条件で比較を行
わせることができる。

一方、分周器５からの回転位相信号のリーディングエツ
ジが到来すると、ラッチ５０にはその時点のカウント値
が取り込まれ、続いて、前記ラッチ５０の出力データか
らレジスタ４９に最初に格納されているデータの減算が
、補数器５７と加算器５２によって行なわれる。さらに
、位相誤差算出ブロック２００において、この減算結果
から基準データの半値データの減算が行なわれてその結
果が位相誤差検出データとして出力されたうえで、レジ
スタ４９に加算器４８における加算結果が転送される。

前記レジスタ４９に格納されたデータは、位相検出信号
の次のリーディングエツジが到来したときの基準位相デ
ータとして用いられる。

第３図の装置において、回転位相信号のｎ回目のリーデ
ィングエツジが到来したときにレジスタ４９に格納され
ている基準位相データをＤｎとし、その時点でラッチ５
０に取り込まれるカウント値をＣｎすると、共通メモリ
３８から供給される基準データＮｐとの間に次式が成立
する。

Ｎ　ｐ＝　Ｄ　（ｎ＋１）　−Ｄ　ｎ　　　　　　　　
　・・・”・（３）また、加算器４２の出力データＰｎ
は、同様に、回転位相信号の（ｎ＋１　）回目のリーデ
ィングエツジが到来したときの加算器４２の出力データ
Ｐ（ｎ＋１）は、サーボ系は位相誤差データがＯになるように動作するこ
とを考慮すると、（３）〜（５）式から、ＣｒＩとＤｎ
との差がＮｐの２分の１に等しくなり、しかも、Ｃｎと
Ｃ（ｎ＋１）の差がＮｐに等しくなるように制御される
ことになる。すなわち、回転位相信号と基準位相信号（
共通メモリ３８から基準データとして与えられる）との
位相差が常に１８ｏ゛　　となるようにサーボ系が動作
する。したがって、第３図に示した位相差計測ブロック
１００もまた、第１図の位相差計測ブロック１００と同
じ機能を有していることになる。なお、第１図の位相差
計測ブロック１００のかわりに第３図の位相差計測ブロ
ック１００を用いる場合には、遅延回路１６にはコント
ローラ５３の出力を供給すればよい。

つぎに、第３図の速度誤差検出ブロック３００の動作に
ついて説明する。ＦＧ信号増幅器４から供給される速度
信号のリーディングエツジが到来すると、その時点の共
通カウンタ４７のカウント値がラッチＳ４に取り込まれ
、続いて、補数器５６と加算器５７によって、ラッチ５
４に取り込まれたカウント値とレジスタ５５に格納され
ているデータとの減算が行なわれ、さらに、この減算結
果から小数乗算器４３の出力データの減算が行なわれる
。その後にラッチ５４に格納されたカウント値がレジス
タ５５に転送される。以後、速度信号のリーディングエ
ツジが到来するごとに同じ動作が繰り返される。したが
って、加算器５７からは、速度信号のリーディングエツ
ジから次のリーディングエツジまでに、共通カウンタ４
７によってカウントされるクロックパルスのカウント値
が得られることになり、加算器５９からは速度誤差デー
タが得られることになる。

第３図に示したサーボ装置の主要部は、ソフトウェアに
よる処理を多く取り入れることによって仕様変更に対す
る柔軟性をより高めることを意図して、位相差計測ブロ
ック１００と速度誤差検出ブロック３００を構成したも
ので、両ブロックの共通カウンタ４７はマイクロプロセ
ッサの周辺ハードウェアとして用意されるものの、各ブ
ロック内のそれ以外の要素はすべてソフトウェア処理に
よって実現される。すなわち、各加算器はマイクロプロ
セッサの加算命令によって実現され、レジスタやラッチ
はメモリ操作命令もしくはレジスタ操作命令によって実
現され、各補数器は符号反転命令によって単独で実現さ
れるほか、減算命令によって補数器と加算器を組み合わ
せた演算器が実現される。また、位相差計測ブロック１
００を構成するコントローラ５３はマイクロプロセッサ
の比較命令を用いて実現できる。

このように、第１図および第３図に示したサーボ装置は
、シリンダモータ１の回転位相信号と基準位相信号との
位相差に応じた計測データをクロックパルスのカウント
値として出力する位相差計測ブロック１００と、前記基
準位相信号の周期を生成するための基準データを前記位
相差計測ブロック１００に供給する共通メモリ３８と、
前記位相差計測ブロック１００の出力データから、前記
共通メモリ３８より供給される基準データの三に値デー
タを減算して位相誤差を算出する位相誤差算出ブロック
２００と、前記基準データとクロックパルスをもとにし
て前記シリンダモータ１の回転速度信号の繰り返し周期
の基準値からの誤差を算出する速度誤差検出ブロック３
００と、前記位相誤差算出ブロック２００と前記速度誤
差検出ブロック３００の出力データをディジタルフィル
タ４５によって合成して得られる誤差出力信号によって
前記シリンダモータ１を駆動するシリンダ駆動回路２２
を備えたことを特徴とするものである。

また、第１図に示したサーボ装置では、クロックパルス
をカウントするシリンダ位相系カウンタ１１と、前記シ
リンダ位相系カウンタ１１が共通メモリ３８から供給さ
れる基準データに等しい個数のクロックパルスをカウン
トしたことを検出して前記シリンダ位相系カウンタ１１
のカウントサイクルを更新させるゼロ検出器３９と、各
カウントサイクルの開始時点から回転位相信号の到来時
点までの前記シリンダ位相系カウンタ１１のカウント量
を計測データとして保持するラッチ１５によって位相差
計７１１１１ブロツクが構成され、前記共通メモリ３８
から供給される基準データを右シフトして半値データを
得るシフタ４０と、前記シフタ４０の出力データと前記
ラッチ１５の出力データの差を求める補数器４１ならび
に加算器４２によって位相誤差算出ブロック２００を構
成し、前記基桑データに１よりも小さい小数を乗じる小
数乗算器４３と、回転速度信号の１周期間のクロックパ
ルスをカウントするシリンダ速度系カウンタ１２と、前
記シリンダ速度系カウンタ１２のカウント量と前記小数
乗算器４３の出力データとの差データを保持するラッチ
１８によって速度誤差検出ブロック３００を構成したも
のである。

さらに、第３図に示したサーボ装置では、クロックパル
スをカウントする共通カウンタ４７と、前記共通カウン
タ４７のカウント値と共通メモリ３８から供給される基
準データとを加算する加算器４８と、前記加算器４８の
出力が供給されるレジスタ４９と、回転位相信号が到来
するごとに前記共通カウンタ４７のカウント値を保持す
るラッチ５０と、前記レジスタ４９と前記ラッチ５０の
出力データの差を求める補数器５１ならびに加算器５２
と、前記共通カウンタ４７のカウント値が前記加算器４
８の出力に一致した時点で前記加算器４８に加算動作を
行なわせしめるコントローラ５３によって位相差計測ブ
ロック１００を構成している。また、共通メモリ３８か
ら供給される基準データを右シフトして半値データを得
るシフタ４０と、前記シフタ４０の出力データと位相差
計測ブロック１００の出力データの差を求める補数器４
１ならびに加算器４２によって位相誤差算出ブロック２
００を構成し、前記基準データに１よりも小さい小数を
乗じる小数乗算器４３と、回転速度信号が到来するごと
に共通カウンタ４７のカウント値を保持するラッチ５４
と、前記回転速度信号が到来するごとに前記ラッチ５４
の出力データを取り込むレジスタ５５と、前記レジスタ
５５と前記ラッチ５４の出力データの差を求める補数器
５６ならびに加算器５７と、前記小数乗算器４３と前記
加算器５７の出力データの差を求める補数器５８ならび
に加算器５９によって速度誤差検出ブロックを（１１Ｓ
成している。

つぎに、第４図は第３図の位相差計測ブロック１００と
速度誤差検出ブロック３００の構成をより簡略化したも
ので、クロックパルスをカウントする共通カウンタ４７
と、共通メモリ３８から供給される基準データが一方の
入力データとして供給される加算器６６と、前記加算器
６６の出力データを遅延させて前記加算器６６の他方の
入力データとして供給するレジスタ４９と、位相信号が
到来するごとに前記共通カウンタ４７のカウント値を保
持するラッチ５０と、前記レジスタ４９と前記ラッチ５
０の出力データの差を求める補数器５１ならびに加算器
５２によって位相差計測ブロック１ｏＯが構成され、前
記加算器５２の出力データが位相信号の基孕値からの偏
位量として出力される。また、前記位相差計測ブロック
１００と、共通メモリ３８からの基準データの半値デー
タを得るシフタ４０と、この半値データと前記加算器５
２の出力データの差を求める補数器４１ならびに加算器
４２によって位相誤差の検出が行われ、前記加算器４２
の出力データが位相信号の位相誤差量として出力される
。

第４図の装置では、共通メモリ３８から基準データが供
給される加算器のもう一方の加算データがレジスタ４９
から供給されている点に大きな特徴がある。これは、第
３図の装置において、加算器４８の出力データと共通カ
ウンタ４７のカウント値が等しくなった時点でコントロ
ーラ５３が前記加算器４８に対して加算指令信号を送出
し、位相信号のリーディングエツジが到来したときに加
算結果がレジスタ４９に取り込まれる、すなわち、前記
コントローラ５３が加算指令信号を送出する時点のカウ
ント値と、前記レジスタ４８の入力データは等しく、こ
の入力データは位相検出信号のリーディングエツジが到
来した時点で前記レジスタ４９に格納されることに着目
して、カウントデータの代わりに前記レジスタ４９の出
力データを加算器６６の入力データとして供給したもの
である。これによって、時事刻々とその値が変化してマ
イクロプロセッサにとっては処理の負担が大きいカウン
トデータを監視しながらの加算処理を行なう必要がなく
なるとともに、第４図に示したように、位相信号が到来
するごとに加算器５２において位相の偏位量の算出処理
を実行し、続けて、加算器４２において位相誤差の算出
を実行し、その後に加算器６６に加算処理を行なわせた
うえでレジスタ４９に加算結果を取り込ませるように構
成することによって、第３図のコントローラ５３が不要
となる。なお、第１図に示したような遅延回路が用いら
れる場合には、第４図のコンパレータ７１から必要な信
号を供給することもできる。

また、第４図に示した速度誤差検出ブロック３００は、
クロックパルスをカウントする共通カウンタ４７と、速
度信号が到来するごとに前記共通カウンタ４７のカウン
ト値を保持するラッチ５４と、前記速度信号が到来する
ごとに前記ラッチ５４の保持データが転送されるレジス
タ５６と、共通メモリ３８から供給される基準データが
一方の入力データとして供給され、前記レジスタ５５の
出力が他方の入力データとして供給される加算器６８と
、前記加算器と前記ラッチの出力データの差を求める補
数器６９ならびに加算器７０によって構成され、前記加
算器７０の出力データを速度誤差量として出力される。

この構成を採ることによって、第３図に示した速度誤差
検出ブロック３００よりも補数器の数が削減されて１個
となる。

つぎに、第５図の実施例は第４図に示した速度誤差検出
ブロック３００と同様の考え方に基づいて位相誤差の検
出部を簡略化したものであり、クロックパルスをカウン
トする共通カウンタ４７と、共通メモリ３８から供給さ
れる基準データが一方の入力データとして供給される加
算器６６と、前記加算器６６の出力データを遅延させて
前記加算器６６の他方の入力データとして供給するレジ
スタ４９と、位相信号が到来するごとに前記共通カウン
タ４７のカウント値を保持するラッチ５０と、前記レジ
スタ４９と前記基準データの半値データとを加算する加
算器７２と、前記加算器７２と前記ラッチ５０の出力デ
ータの差を求める補数器７３ならびに加算器７４を備え
、前記加算器７４の出力データを位相信号の位相誤差量
として出力するように構成されている。

第５図に示した装置では、第４図の装置に比べて位相誤
差検出部を構成する補数器の数が１個削減される。

つぎに、第６図は本発明の別の実施例におけるサーボ装
置のブロック図であり、シリンダモータ１の基準位相信
号を生成するための基準データが格納された共通メモリ
３８と、前記共通メモリ３８より供給される基準データ
の半値データがプリセットされるシリンダ位相系カウン
タ１１と、前記半値データと前記基準データの最下位ピ
ットを加算する加算器７５と、前記シリンダ位相系カウ
ンタ１１のカウント値と前記加算器７５の出力データを
比較して両者が一致したときに前記シリンダ位相系カウ
ンタ１１をプリセットするコンパレータ７θと、前記シ
リンダモータ１の回転位相信号の到来時点において前記
シリンダ位相系カウンタ１１０カウント値を保持する第
１のラッチ１５と、前記基桑データとクロックパルスを
もとにして前記シリンダモータの回転速度信号の繰り返
し周期の基準値からの誤差を算出する速度誤差検出ブロ
ック３００と、前記ラッチ１５と前記速度誤差検出ブロ
ック３００の出力データからの出力データをディジタル
フィルタ４５によって合成して得られる誤差出力信号に
よって前記シリンダモータ１を駆動するシリンダ駆動回
路２２を備えている。さらに、前記共通メモリ３８から
供給される基準データに１よりも小さい小数を乗じる小
数乗算器４３と、前記小数乗算器４３の出力データがプ
リセットされ、回転速度信号の１周期間のクロックパル
スをカウントするシリンダ速度系カウンタ１２と、前記
シリンダ速度系カウンタ１２のカウント量と前記小数乗
算器４３の出力データとの差データを保持するラッチ１
８によって前記速度誤差検出ブロック３００が構成され
ている。なお、前記共通メモリ３８から前記シリンダ位
相系カウンタ１１へのプリセットデータの供給は入力デ
ータを右方向に論理シフトするシフタ７７を介して行な
われ、前記加算器７θへの半値データの供給はシフタ７
８を介して行われる。また、前記シリンダ位相系カウン
タ１１と前記シリンダ速度系カウンタ１２はいずれもダ
ウンカウント形式のカウンタであり、４のため、前記シ
リンダ位相系カウンタ１１のカウントデータは補数器７
９を介して前記コンパレータ７６に供給されている。

第６図に示した装置では、シリンダ位相系カウンタ１１
のプリセットデータとして共通メモリ３８から供給され
る基準データＮｐの半値データとなるように構成されて
いる。このため、第１図の装置と同じ周波数のクロック
パルスが供給されるものとすると、シリンダ位相系カウ
ンタ１１のカウント値が［０００・・・・・・００コを
通り過ぎて、カウントオーバするが、そのカウント値を
補数器７９によって符号反転したデータが加算器７５の
出力データに等しくなった時点で、コンパレータ７６に
よってプリセットが行われる。前記加算器７５によって
半値データに基準データのＬＳＢを加算しているのはシ
フタ７７およびシフタ７８におけるビット落ちを補償す
るためである。すなわち、基準データＮｐが偶数である
場合には右シフトした結果は正確に２分の１の値となる
が、奇数である場合には右シフトすることによってＬＳ
Ｈの値が失われてしまう。このため、シフタ７７とシフ
タ７８のいずれかの出力にＬＳＢを加算することによっ
て両出力の和が常にＮｐに等しくなるように構成されて
いる。

第７図に本発明の別の実施例として、位相系と速度系に
アップカウント形式のカウンタを用いた構成を示す。第
７図において、シリンダ位相系カウンタ８０とシリンダ
速度系カウンタ８１はいずれもアップカウンタで、前記
シリンダ位相系カウンタ８０にはシフタ７７と補数器８
２を介して負のプリセットデータが供給されるから、前
記シリンダ位相系カウンタ８０は［００・・・・・・Ｏ
Ｏコから基準データＮｐの半値データを減じたカウント
値からアップカウントを始めることになり、前記シリン
ダ速度系カウンタ８１も小数乗算器４３および補数器８
３を介して負のプリセットデータが供給される。前記シ
リンダ位相系カウンタ８０のカウント値が増加して、そ
のカウント値に基準データのＬＳＢを加算したものが基
準データの半値データに等しくなると、すなわち、加算
器８４の出力データがシフタ７７の出力データに等しく
なると、コンパレータ７６によってプリセットが行われ
る。

第６図の装置ではシフタ７８の出力データに基準データ
のＬＳＢを加算しているが、第７図の装置ではシリンダ
位相系カウンタ８０のカウント値に基準データのＬＳＢ
を加算することによって同じ効果を得ている。

ところで、以上に示した実施例ではいずれもデータの符
号を反転するために補数器を用いたが、装置をハードウ
ェア主体で構成する場合には補数器よりもインバータ（
論理反転器）の方が構成が簡単になる。第８図に示した
実施例では、第７図の補数器８２．８３の代わりにイン
バータ８５゜８６を用いている。

このように、第７図あるいは第８図の装置では、シリン
ダモータの基準位相信号を生成するための基準データが
格納された共通メモリ３８と、前記共通メモリ３８より
供給される基準データの半値データがプリセットされる
シリンダ位相系カウンタ８０と、前記シリンダ位相系カ
ウンタ８０のカウント値と前記基準データの最下位ビッ
トを加算する加算器８４と、前記半値データと前記加算
器８４の出力データを比較して両者が一致したときに前
記シリンダ位相系カウンタ８０をプリセットするコンパ
レータ７６と、シリンダモータの回転位相信号の到来時
点において前記シリンダ位相系カウンタ８０のカウント
値を保持するラッチ１５と、前記基桑データとクロック
パルスをもとにして前記シリンダモータの回転速度信号
の繰り返し周期の基準値からの誤差を算出する速度誤差
検出ブロック３００と、前記ラッチ１５と前記速度誤差
検出ブロック３００からの出力データをディジタルフィ
ルタ４５によって合成して得られる誤差出力信号によっ
て前記シリンダモータ１を駆動するシリンダ駆動回路２
２を備えている。

また、第７図の装置では、共通メモリ３８より供給され
る基準データの半値データの符号を反転してシリンダ位
相系カウンタ８０にプリセットするとともに、前記基準
データに１よりも小さい小数を乗じる小数乗算器４３と
、前記小数乗算器４３の出力データの符号を反転したデ
ータがプリセットされ、回転速度信号の１周期間のクロ
ックパルスをカウントするシリンダ速度系カウンタ８１
と、前記シリンダ速度系カウンタ８１のカウント量と前
記小数乗算器４３の出力データとの差データを保持する
ラッチ１８によって速度誤差検出ブロック３００を１５
７成している。

さらに、第８図の装置では、共通メモリ３８より供給さ
れる基準データの半値データの論理を反転してシリンダ
位相系カウンタ８０にプリセットデータとして供給する
とともに、前記基準データに１よりも小さい小数を乗じ
る小数乗算器４３と、前記小数乗算器４３の出力データ
の論理を反転したデータがプリセットされ、回転速度信
号の１周期間のクロックパルスをカウントするシリンダ
速度系カウンタ８１と、前記シリンダ速度系カウンタ８
１のカウント量と前記小数乗算器４３の出力データとの
差データを保持するラッチ１８によって速度誤差検出ブ
ロック３００を構成している。

発明の効果以上の説明から明らかなように、本発明のサーボ装置は
第１図および第３図に実施例を示したように、シリンダ
モータ１のような回転体の回転位相信号と基準位相信号
との位相差に応じた計測データをクロックパルスのカウ
ント値として出力する位相差計測手段（位相差計測ブロ
ック１００）と、前記基準位相信号の周期を生成するた
めの基準データを前記位相差計測手段に供給するメモリ
手段（共通メモリ３８）と、前記位相差計ｔＩｌｌ１手
段の出力データから、前記メモリ手段より供給される基
準データの半値データを減算して位相誤差を算出する位
相誤差算出手段（位相誤差算出ブロック２００）と、前
記２Ｊ　ｆｆ／ｉデータとクロックパルスをもとにして
前記回転体の回転速度信号の繰り返し周Ｊυ１の幇準値
からの誤差を算出する速度誤差検出手段（速度誤差検出
ブロック３００）と、前記位相誤差算出手段と前記速度
誤差検出手段の出力データを合成して得られる誤差出力
信号によって前記回転体を駆動する駆動手段（シリンダ
駆動回路２２）を４１（１えたことを特徴とするもので
あり、共通のメモリから供給される基準データから基準
位相信号の生成と位相誤差の算出が行なわれるとともに
、速度誤差の算出が行われるので、回転体の回転速度の
りＪり換えのためのデータ分配機構を従来以上に「１ｎ
略化するとともに、仕様変更に対しても柔軟に対応でき
るシステムを実現することができ、犬なる効果を奏する
。

また、本発明のサーボ装置は、第６図に実施例を示した
ように、回転体の基ｄμ位相信号を生成するだめの基カ
１１データが格納されたメモリ手段（共通メモリ３８）
と、前記メモリ手段より供給される基ｄ１へデータの半
値データがプリセットされる第１のカウンタ（シリンダ
位相系カウンタ１１）と、前記半値データと前記基準デ
ータの最下位ビットを加算する加算器７５と、前記第１
のカウンタのカウント値と前記加算器の出力データを比
較して両者が一致したときに前記第１のカウンタをプリ
セットするコンパレータ７６と、前記回転体の回転位相
信号の到来時点において前記第１のカウンタのカウント
値を保持する第１のラッチ１５と、前記基準データとク
ロックパルスをもとにして前記回転体の回転速度信号の
繰り返し周期の基賭値からの誤差を算出する速度誤差検
出手段（速度誤差検出ブロック３００）と、前記第１の
ラッチと前記速度誤差検出手段の出力データを合成して
得られる誤差出力信号によって前記回転体を駆動する駆
動手段（シリンダ駆動回路２２）を備えたことを特徴と
するものであり、共通のメモリから供給される基準デー
タの半値データから位相系のカウンタのプリセント値と
カウント終了値の生成が行われる己ともに、速度誤差の
算出が行われるので、回転体の回転速度の切り換えのた
めのデータ分配機構を従来以上に簡略化するとともに、
仕様変更に対しても柔軟に対応できるシステムを実現す
ることができ、大なる効果を奏する。

さらに、本発明のサーボ装置は、第７図および第８図に
実施例を示したように、回転体の基準位相信号を生成す
るための基準データが格納されたメモリ手段（共通メモ
リ３８）と、前記メモリ手段より供給される基県データ
の半値データがプリセットされる第１のカウンタ（シリ
ンダ位相系カウンタ８０）と、前記第１のカウンタのカ
ウント値と前記基準データの最下位ビットを加算する加
算器８４と、前記半値データと前記加算器の出力データ
を比較して両者が一致したときに前記第１のカウンタを
プリセットするコンパレータ７６と、回転体の回転位相
信号の到来時点において前記第１のカウンタのカウント
値を保持する第１のラッチ１５と、前記基準データとク
ロツクパルスをもとにして前記回転体の回転速度信号の
繰り返し周期の基準値からの誤差を算出する速度誤差検
出手段（速度誤差検出ブロック３００）と、前記第１の
ラッチと前記速度誤差検出手段の出力データを合成して
得られる誤差出力信号によって前記回転体を駆動する駆
動手段（シリンダ駆動回路２２）を備えたことを特徴と
するものであり、共通のメモリから供給される基準デー
タの半値データから位相系のカウンタのプリセット値と
カウント終了値の生成が行われるとともに、速度誤差の
算出が行われるので、回転体の回転速度の切り換えのた
めのデータ分配機構を従来以上に簡略化するとともに、
仕様変更に対しても柔軟に対応できるシステムが実現で
き、大なる効果を奏する。

また、本発明の位相差計測装置は、第４図に実施例を示
したように、クロックパルスをカウントするカウンタ（
共通カウンタ４７）と、メモリ手段（共通メモリ３８）
から供給される基準データが一方の入力データとして供
給される加算器６６と、前記加算器の出力データを遅延
させて前記加算器の他方の入力データとして供給するレ
ジスタ４９と、位相信号が到来するごとに前記カウンタ
のカウント値を保持するラッチ５０と、前記レジスタと
前記ラッチの出力データの差を求める演算器（第４図の
実施例においては補数器５１．２：加算器５２によって
構成されている。）を備え、前記演算器の出力データを
前記位相信号の基準値からの偏位■として出力したこと
を特徴とするものであり、ハードウェアとして用意され
るカウンタから得られるカウント値をもとにして、位相
信号の基桑値からの偏位量が加算動作と減算動作によっ
て求められるので、位相信号の基準位相からの偏位量を
ソフトウェアを主体にして計１１ｔｌ＋することのでき
る装置を実現することができ、大なる効果を奏する。

本発明の位相誤差検出装置は、第４図に実施例を示した
ように、クロックパルスをカウントするカウンタ（共通
カウンタ４７）と、メモリ手段（共通メモリ３８）から
供給される基準データが一方の入力データとして供給さ
れる加算器６６と、前記加算器の出力データを遅延さす
て前記加算器の他方の入力データとして供給するレジス
タ４９と、位相信号が到来するごとに前記カウンタのカ
ウント値を保持するラッチ５０と、前記レジスタと前記
ラッチの出力データの差を求める第１の演算器（第４図
の実施例においては補数器５１と加算器５２によって構
成されている）と、前記基準データの半値データと前記
第１の演算器の出力データの差を求める第２の演算器（
第４図の実施例においては補数器４１と加算器４２によ
って構成されている）を備え、前記第２の演算器の出力
データを前記位相信号の位相誤差量として出力したこと
を特徴とするものであり、ハードウェアとして用意され
るカウンタから得られるカウント値をもとにして、位相
信号の位相誤差量が加算動作と減算動作によって求めら
れるとともに、メモリから供給される基準データをもと
にして基準位相の設定と位相誤差の算出が行なわれるの
で、位相信号の位相誤差をソフトウェアを主体にして検
出することのできる装置を実現することができ、大なる
効果を奏する。

さらに、本発明の位相誤差検出装置は、第５図に実施例
を示したように、クロックパルスをカウントするカウン
タ（共通カウンタ４７）と、メモリ手段（共通メモリ３
８）から供給される基準データが一方の入力データとし
て供給される第１の加算器６６と、前記第１の加算器の
出力データを遅延させて前記第１の加算器の他方の入力
データとして供給するレジスタ４９と、位相信号が到来
するごとに前記カウンタのカウント値を保持するラッチ
５０と、前記レジスタと前記基飴データの半値データと
を加算する第２の加算器７２と、前記第２の加算器と前
記ラッチの出力データの差を求める演算器（第５図の実
施例においては補数器７３と加算器７４によって構成さ
れている。）を備え、前記演算器の出力データを前記位
相信号の位相誤差損として出力したことを特徴とするも
のであり、ハードウェアとして用意されるカウンタから
得られるカウント値をもとにして、位相信号のハヘ（値
からの偏位量が加算動作と減算動作によって求められる
ので、位相信号の基準位相からの偏位量をソフトウェア
を主体にして計測することのできる装置を実現すること
ができ、大なる効果を奏する。

本発明の速度誤差検出装置は、第４図に実施例を示した
ように、クロックパルスをカウントするカウンタ（共通
カウンタ４７）と、速度信号が到来するごとに前記カウ
ンタのカウント値を保持するラッチ５４と、前記速度信
号が到来するごとに前記ラッチの保持データが転送され
るレジスタ５５と、メモリ手段（共通メモリ３８）から
供給される基準データが一方の入力データとして供給さ
れ、前記レジスタの出力が他方の入力データとして供給
される加算器６８と、前記加算器と前記ラッチの出力デ
ータの差を求める演算器（第４図の実施例においては補
数器６９と加算器７０によって構成されている）を備え
、前記演算器の出力データを速度誤差量として出力した
ことを特徴とするものであり、ハードウェアとして用意
されるカウンタから得られるカウント値をもとにして、
速度信号が到来したとき、１回の加算動作のみによって
ただちに速度誤差の算出が行われるので、速度信号の１
２ｉ！、ｆｌ、β速度からの誤差を、ソフトウェアを主
体にして検出することのでき、大なる効果を奏する。

４、図面のｆ’、Ｔｉ単な説明第１図は本発明の一実施例を示すサーボ装置のブロック
図、第２図は第１図の装置の主要部の信号波形図、第３
図〜第８図はいずれも本発明の他の実施例を示すプロ、
り図、第９図は従来例を示すブロック図である。

１・・・・・・シリンダモータ、　　１１．８０・・・
・・・シリンダ位相系カウンタ、　　１２．８１・・・
・・・シリンダ速度系カウンタ、　　１５，５０．５４
・・・・・・ラッチ、２２・・・・・・シリンダ駆動回
路、　　３８・・・・・・共通メモリ、　　４３・・・
・・・小数乗算器、　　４７・・・・・・共通カウンタ
、　　４９．５５・・・・・・レジスタ、　　６６．６
８゜７２．７５．８４・・・・・・加算器、７６・旧・
・コンパレータ、　　１００・・・・・・位相差計測ブ
ロック、　　２００・・・・・・位相誤差算出ブロック
、　　３００・・・・・・速度誤差検出プロ、り。

代理人の氏名　弁理士　粟野　重孝　はか１名ビ

Claims

【特許請求の範囲】

（１）回転体の回転位相信号と基準位相信号との位相差
に応じた計測データをクロックパルスのカウント値とし
て出力する位相差計測手段と、前記基準位相信号の周期
を生成するための基準データを前記位相差計測手段に供
給するメモリ手段と、前記位相差計測手段の出力データ
から、前記メモリ手段より供給される基準データの半値
データを減算して位相誤差を算出する位相誤差算出手段
と、前記基準データとクロックパルスをもとにして前記
回転体の回転速度信号の繰り返し周期の基準値からの誤
差を算出する速度誤差検出手段と、前記位相誤差算出手
段と前記速度誤差検出手段の出力データを合成して得ら
れる誤差出力信号によって前記回転体を駆動する駆動手
段を具備してなるサーボ装置。
（２）クロックパルスをカウントする第１のカウンタと
、前記第１のカウンタがメモリ手段から供給される基準
データに等しい個数のクロックパルスをカウントしたこ
とを検出して前記第１のカウンタのカウントサイクルを
更新させるゼロ検出器と、各カウントサイクルの開始時
点から回転位相信号の到来時点までの前記第１のカウン
タのカウント量を計測データとして保持する第１のラッ
チによって位相差計測手段を構成し、前記メモリ手段か
ら供給される基準データを右シフトして半値データを得
るシフタと、前記シフタの出力データと前記ラッチの出
力データの差を求める演算器によって位相誤差算出手段
を構成し、前記基準データに１よりも小さい小数を乗じ
る乗算器と、回転速度信号の１周期間のクロックパルス
をカウントする第２のカウンタと、前記第２のカウンタ
のカウント量と前記乗算器の出力データとの差データを
保持する第２のラッチによって速度誤差検出手段を構成
したことを特徴とする請求項１記載のサーボ装置。
（３）クロックパルスをカウントする共通カウンタと、
前記共通カウンタのカウント値とメモリ手段から供給さ
れる基準データとを加算する加算器と、前記加算器の出
力が供給される第１のレジスタと、回転位相信号が到来
するごとに前記共通カウンタのカウント値を保持する第
１のラッチと、前記第１のレジスタと前記第１のラッチ
の出力データの差を求める第１の演算器と、前記共通カ
ウンタのカウント値が前記加算器の出力に一致した時点
で前記加算器に加算動作を行なわせしめるコントローラ
によって位相差計測手段を構成してなる請求項１記載の
サーボ装置。
（４）メモリ手段から供給される基準データを右シフト
して半値データを得るシフタと、前記シフタの出力デー
タと位相差計測手段の出力データの差を求める第２の演
算器によって位相誤差算出手段を構成し、前記基準デー
タに１よりも小さい小数を乗じる乗算器と、回転速度信
号が到来するごとに共通カウンタのカウント値を保持す
る第２のラッチと、前記回転速度信号が到来するごとに
前記第２のラッチの出力データを取り込む第２のレジス
タと、前記第２のレジスタと前記第２のラッチの出力デ
ータの差を求める第３の演算器と、前記乗算器と前記第
３の演算器の出力データの差を求める第４の演算器によ
って速度誤差検出手段を構成したことを特徴とする請求
項３記載のサーボ装置。
（５）クロックパルスをカウントするカウンタと、メモ
リ手段から供給される基準データが一方の入力データと
して供給される加算器と、前記加算器の出力データを遅
延させて前記加算器の他方の入力データとして供給する
レジスタと、位相信号が到来するごとに前記カウンタの
カウント値を保持するラッチと、前記レジスタと前記ラ
ッチの出力データの差を求める演算器を備え、前記演算
器の出力データを前記位相信号の基準値からの偏位量と
して出力する位相差計測装置。
（６）位相信号が到来するごとに演算器に演算動作を行
なわせしめるとともに、続けてレジスタにデータの更新
動作を行なわせしめてなる請求項５記載の位相差計測装
置。
（７）クロックパルスをカウントするカウンタと、メモ
リ手段から供給される基準データが一方の入力データと
して供給される加算器と、前記加算器の出力データを遅
延させて前記加算器の他方の入力データとして供給する
レジスタと、位相信号が到来するごとに前記カウンタの
カウント値を保持するラッチと、前記レジスタと前記ラ
ッチの出力データの差を求める第１の演算器と、前記基
準データの半値データと前記第１の演算器の出力データ
の差を求める第２の演算器を備え、前記第２の演算器の
出力データを前記位相信号の位相誤差量として出力する
位相誤差検出装置。
（８）クロックパルスをカウントするカウンタと、速度
信号が到来するごとに前記カウンタのカウント値を保持
するラッチと、前記速度信号が到来するごとに前記ラッ
チの保持データが転送されるレジスタと、メモリ手段か
ら供給される基準データが一方の入力データとして供給
され、前記レジスタの出力が他方の入力データとして供
給される加算器と、前記加算器と前記ラッチの出力デー
タの差を求める演算器を備え、前記演算器の出力データ
を速度誤差量として出力する速度誤差検出装置。
（９）クロックパルスをカウントするカウンタと、メモ
リ手段から供給される基準データが一方の入力データと
して供給される第１の加算器と、前記第１の加算器の出
力データを遅延させて前記第１の加算器の他方の入力デ
ータとして供給するレジスタと、位相信号が到来するご
とに前記カウンタのカウント値を保持するラッチと、前
記レジスタと前記基準データの半値データとを加算する
第２の加算器と、前記第２の加算器と前記ラッチの出力
データの差を求める演算器を備え、前記演算器の出力デ
ータを前記位相信号の位相誤差量として出力する位相誤
差検出装置。
（１０）回転体の基準位相信号を生成するための基準デ
ータが格納されたメモリ手段と、前記メモリ手段より供
給される基準データの半値データがプリセットされる第
１のカウンタと、前記半値データと前記基準データの最
下位ビットを加算する加算器と、前記第１のカウンタの
カウント値と前記加算器の出力データを比較して両者が
一致したときに前記第１のカウンタをプリセットするコ
ンパレータと、前記回転体の回転位相信号の到来時点に
おいて前記第１のカウンタのカウント値を保持する第１
のラッチと、前記基準データとクロックパルスをもとに
して前記回転体の回転速度信号の繰り返し周期の基準値
からの誤差を算出する速度誤差検出手段と、前記第１の
ラッチと前記速度誤差検出手段の出力データを合成して
得られる誤差出力信号によって前記回転体を駆動する駆
動手段を具備してなるサーボ装置。
（１１）メモリ手段から供給される基準データに１より
も小さい小数を乗じる乗算器と、前記乗算器の出力デー
タがプリセットされ、回転速度信号の１周期間のクロッ
クパルスをカウントする第２のカウンタと、前記第２の
カウンタのカウント量と前記乗算器の出力データとの差
データを保持する第２のラッチによって速度誤差検出手
段を構成したことを特徴とする請求項１０記載のサーボ
装置。
（１２）回転体の基準位相信号を生成するための基準デ
ータが格納されたメモリ手段と、前記メモリ手段より供
給される基準データの半値データがプリセットされる第
１のカウンタと、前記第１のカウンタのカウント値と前
記基準データの最下位ビットを加算する加算器と、前記
半値データと前記加算器の出力データを比較して両者が
一致したときに前記第１のカウンタをプリセットするコ
ンパレータと、回転体の回転位相信号の到来時点におい
て前記第１のカウンタのカウント値を保持する第１のラ
ッチと、前記基準データとクロックパルスをもとにして
前記回転体の回転速度信号の繰り返し周期の基準値から
の誤差を算出する速度誤差検出手段と、前記第１のラッ
チと前記速度誤差検出手段の出力データを合成して得ら
れる誤差出力信号によって前記回転体を駆動する駆動手
段を具備してなるサーボ装置。
（１３）メモリ手段より供給される基準データの半値デ
ータの符号を反転して第１のカウンタにプリセットする
とともに、前記基準データに１よりも小さい小数を乗じ
る乗算器と、前記乗算器の出力データの符号を反転した
データがプリセットされ、回転速度信号の１周期間のク
ロックパルスをカウントする第２のカウンタと、前記第
２のカウンタのカウント量と前記乗算器の出力データと
の差データを保持する第２のラッチによって速度誤差検
出手段を構成したことを特徴とする請求項１２記載のサ
ーボ装置。
（１４）メモリ手段より供給される基準データの半値デ
ータの論理を反転して第１のカウンタにプリセットデー
タとして供給するとともに、前記基準データに１よりも
小さい小数を乗じる乗算器と、前記乗算器の出力データ
の論理を反転したデータがプリセットされ、回転速度信
号の１周期間のクロックパルスをカウントする第２のカ
ウンタと、前記第２のカウンタのカウント量と前記乗算
器の出力データとの差データを保持する第２のラッチに
よって速度誤差検出手段を構成したことを特徴とする請
求項１２記載のサーボ装置。