JPH02113381A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マルチプロセッサシステムを構成スルマイ
クロプロセッサに係わるものである。

〔従来の技術〕

マイクロプロセッサ　（以下σＰと書く）がメモリとの
間でデータをやり取りする場合、あるビット数ごとに区
切って入出力を行うのが一般的である。以降、３２ピツ
）ＵＰが３２ピツトのデータを扱う場合を例にとって説
明する。３ｚピツｈｔｔｐは、通常、３２ピツトのデー
タを１バイト（８ビツト）ずつ、４つに区切って扱う０
この時、上位側の１バイトをＭ　Ｓ　Ｂ　（ＩＪｏａｔ
　５１ｇｎ１ｆｉ、ｏａｎｔ　Ｂｙｔｅ）、下位側の１
バイトをＬ　Ｓ　Ｂ　（Ｌｅａｓｔ　５１ｇｎ１．ｆｉ
ａ＆ｎｔ　Ｂｙｔｅ）という。そしてメモリとの間でデ
ータをやり取シする場合、第９図に示す様に、ビッグ・
エンデイアン方式（以下ＢＥ方式という）とリトル・エ
ンデイアン方式（以下ＬＩｃ方式という）の２通りの方
式がある。例えば、データをメモリに出力する場合、Ｂ
Ｅ方式では、データは、メモリ　上に指定されたアドレ
スから連続した４つのアドレスにＭＢＢ側のバイトから
順次ライトされる。ＬＩｃ方式では、逆にＬＳＥ側のバ
イトからより高位のアドレスに順にライトされる０どち
らの方式でデータを入出力するかは各ｔｌｒＰごとに決
まっており、それをそのＵＰのバイト極性という。

さて、複数のＵＰを同一のシステム・バスで接続シタマ
ルチプロセッサ、システムでは、各ＵＰがシステム・バ
スにつながった主メモリのある領域を共有する（この領
域を共有メモリと呼ぶ）、ことにより、Ｔ：１２間の通
信を行う。この様子を第１０図に示す。例えｉｊ、ＵＰ
ＡからＵＰＢヘデータを送る場合、ＵＰＡはそのデータ
を主メモリ（ＭＭ）中の共有領域（ＯＲ）内に書き込み
、その書き込まれたデータをｔＴＰＢが読み取るといっ
た手順をとる。このとき、バイト極性の異なるＵＰ間で
データを受は渡しする場合にはデータのコンパチビリテ
ィを保つ必要がある０例えば、Ｌｍ方式のＵＰが書き込
んだ共有メモリ上の複数バイト長のデータをＢＩＣ方式
のＵＰが読み込む場合、１３に方式のＵＰは読み込んだ
データのバイト配列を反転しなければならない。この変
換は、普通、リフトウェアによって行われている。また
、データ変換命令を用意しデータ変換を一命令で行える
ようにしたＵＰも開発されている０ 〔発明が解決しようとする課題〕 互いにバイト極性が異なる２つのｔｒｐを用いたマルチ
プロセッサシステムにおいては、メモリをアクセスする
時にデータのバイト配列の変換が必要かどうかを判断し
、それを処理しなければならない０それをソフトウェア
で行うと、それだけ命令数が増えてオーバーヘッドが大
きくなるため、全体の実行速度が遅くなってしまう。ま
たマルチプロセッサシステムのＯ８を開発するプログラ
マは、データのバイト配列変換用ルーチンを用意しなけ
ればならないという問題も生じる。

この発明は上記の問題を解決するためになされたもので
、バイト極性の処理をハードウェアによって自動的に行
うことＫより、実行速度を速くし、またマルチプロセッ
サシステムの開発を容易にすることを目的とする。

〔課題を解決するための手段〕

この発明に係るＵＰはアドレス空間のある領域を指定す
る領域指定レジスタと、前記レジスタが指定する領域の
データのバイト極性情報を保持するバイト極性情報保持
レジスタと、前記領域からデータを読み込む場合または
前記領域にデータを書き込む場合に前記のバイト極性情
報を保持するレジスタの内容に従って入力するデータお
よび出力するデータのバイト配列を並べ換える回路とを
備えている。

〔作用〕

この発明に係るＵＰにおいては、バイト配列の変換回路
は、レジスタの内容に従って自動的にハードウェアによ
ってデータ配列の変換を行う。

〔実施例〕

以下、この発明の一実施例を３２ビツトのＵＰを例にと
って説明する。第１図に本発明のＵＰの本発明に関する
主要部分のブロック図を示す。共有メモリ領域を指定す
るレジスタ（Ｒ１）は複数ビットで構成されている。

レジスタ（Ｒ１）からの信号線（ＳＲＬ）および内部ア
ドレス・バス（ＡＢＬ　）のうちの一部の信号線（八Ｂ
ＩＪＰ）は比較回路（００）に接続されている。第２図
には、共有メモリ領域を６４Ｋ（−２：１６　　ビット
のアドレスで指定される）とした時のレジスタ（Ｒ１）
および比較回路（ＯＯ）の回路図を示す。この場合レジ
スタ（Ｒ１）は１６ビツト構成になる。それぞれのビッ
トから出ている信号線（ＳＲＩ）〜（ＳＲ１６）（第１
図ではまとめて（ＳＰ、１）で表した）は、ＴＩＰの内
部アドレス、バス（ＡＢＬ）の上位１６ピツトのそれぞ
れの信号線（ＡＥＩ）〜（ＡＢＬ６）　（第１図ではま
とめて（ＡＢＬＰ）で表した）とともに、ＸＯＲゲート
（Ｘｉ）　〜（Ｘ１６）に接続されている。そして１６
個のＸＯＲゲート（Ｘｉ）　〜（Ｘ１６）の出力は、Ａ
ＮＤゲー）　（Ｇｌ）に接続されている。第１図におい
て、バイト極性情報を保持するレジスタ（Ｒ２）は１ビ
ツトから成り、ＡＮＩＩゲー）（Ｇ２）に接続されてい
る。ＡＮＤゲート（Ｇ２）は、バイト反転回路（ＢＨ）
に出力するよう接続されている。バイト反転回路（ＢＨ
）は、ＵＰのバス・インターフェース部（Ｂ工）と内部
データバスの間に組み入れられている。第３図はバイト
反転回路の内部回路図を示す。ＡＮＤゲー）（Ｇ２）の
出力によって、スイッチ（ＳＷＡ）または（ＳＷＢ）の
いずれかがオンになり、バス・インターフェース部（Ｂ
工）からの信号線（ＢＬｌ）〜（Ｂ１０）　（各々１バ
イト）と内部データ、バス（工Ｌ１）〜（工Ｌ４）（各
々１バイト）とが、互いに直接または反転されて接続さ
れる。

次に第４図に示すように本発明によるＵＰと従来のＴＩ
Ｐを一つずつ用いたマルチ・プロセッサシステムにおけ
る動作を説明する。第４図において、（ＵＰＩ）は本発
明によるＵＰ、（ｆｆＰ２）は従来のＵＰであシ、お互
いにバイト極性が異なるものとし、（ＵＰ２）の持つデ
ータを共有メモリ領域（ＯＲ）を介して（ｔｒＰｌ）に
転送する場合を考える。共有メモリ領域（ＯＲ）は、ア
ドレスｒＯＯＡ２ｏ００ｏＨ」〜ｒＯＯＡ２ｒＩＦＩＦ
ＦＲＪ　　とする。まず、あらかじめソフトウェアによ
って、（ＵＰ１）のレジスタ（Ｒ１）にアドレスの上位
１６ビツ＋　「０ＯＡ２ＨＪ　　を第５図に示したデー
タの形でライトし、またレジスタ（Ｒ２）にバイト極性
が異なることを表す「ｌ」　　をライトしておく。（Ｕ
Ｐ２）からは、あらかじめ共有領域（ＯＲ）内のメモリ
に、転送したいデータをライトしであるものとする。

さて（ｔｒＰｌ）がそのライトされたデータを読み出す
場合、まず共有領域（ＯＲ）内に存在するアドレスをア
クセスすることになるので、第２図においてレジスタ（
Ｒ１）にライトされたデータと内部アドレス、バスの上
位１６ピツトが一致する。これにより、すべてのＸＯＲ
ゲート（Ｘｉ）　〜（Ｘ１６）からゞＨルベルが出力さ
れ、ＡＮＤゲー）　（Ｇｌ）の出力が５Ｈルベルとなる
。さらに第１図において、レジスタ（Ｒ２）にはｒｌＪ
がライトされているから、比較回路（ＯＣ）内のＡＮｌ
：＋ゲート（Ｇ１）からの出力と合わせて、ＡＮＤゲー
ト（Ｇ２）の出力は令Ｈルベルとなり、第３図における
バイト反転回路（ＢＨ）内のスイッチ（ＳＷＢ）をオン
させる。スイッチ（ＳＷＥ　）がオンするト、バス・イ
ンターフェース部（Ｂ工）ヨり入ってきたデータを、バ
イト単位で反転させて（ａｐｌ）の内部データ・バスに
取り込むことができる。このようにして、（ｖｐｌ）が
メモリの共有領域のアドレスをアクセスする場合には、
ハード・ウェアによってデータは反転される。次に、共
有領域でない（ａｐｌ）専用のメモリ領域のアドレスを
アクセスした場合には、レジスタ（Ｒ１）と内部データ
・バスの上位１６ビツトとの内容が異なるので、ＡＮＤ
ゲー）（Ｇｌ）の出力は′Ｌヶレベルとなり、その結果
、ＡＮＤゲート（Ｇ２）の出力も４ｈ　ＬＩレベルにな
す、スイッチ（ＳＷＡ）がオンし、バス・インターフェ
ース部（Ｂ工）からのデータは、反転されることな（（
ＵＰＩ）の内部データ・バスに入る。

このようにして、あらかじめメモリの共有領域を指定し
ておけば、アクセスするアドレスが共有領域内か共有領
域外かによって、データを反転するかしないかをハード
ウェアにより自動的に＠断し行うことができる０ また、（［）２）が（ＵＰＩ）と同じデータ極性の場合
には、あらかじめソフトウェアによりレジスタ（Ｒ２）
　　に４ｈＯＩをライトしておく。そうすればＡＮＤゲ
ー）　（Ｇ２）の出力は常にゞＬ〃レベルとなり、スイ
ッチ（ＳＷＡ）がオンとなるため、データは反転される
ことな（、（ｔｒＰｌ）の内部データバスに取り込まれ
る。

逆に（ＵＰ１）から（ＵＰ２）にデータを転送する場合
でも、全く同様に、（ＵＰＩ）は自動的にデータ反転の
必要性を判断して、それを実行することができる０ なお、バイト反転回路（ＢＨ）をバス・インターフェー
ス部（Ｂ工）に組み入れて回路設計を行えば、全体とし
ての回路構成素子数を減らすことができる０ さらに、レジスタ（Ｒ３）を設け、第６図の様に比較回
路を構成することにより、任意の大きさの共有メモリ領
域を設定することができる。レジスタ（Ｒ３）の各ビッ
トからは、信号線（１３１）〜（Ｍ２Ｂ５）が出ており
、ＯＲゲート（Ｙｌ）〜（Ｙ３２　）に接続されている
。例えば、レジスタ（Ｒ３）の上位ｎビットに％０＃、
下位（３２−ｎ）ビットに４ｈ１＃をデータとしてライ
トすれは、信号線（ＭＳｎ）〜（ＭＳ３２）の出力が％
Ｈケレベルになり、その結果、ＯＲゲート（Ｙ−）〜（
Ｙ３２）の出力はレジスタ（Ｒ１）の内容や内部アドレ
ス・バスの内容にかかわらずｔＨ＃レベルになる。よっ
て、この場合、比較回路の出力値はレジスタ（Ｒ１）お
よび内部アドレス・バスの各上位ｎビットだけに依存し
、この両者が一致したときのみ、比較回路はＡＮＤゲー
ト（Ｇ２）に’ｈ　Ｈ歩レベルを出力する。この例では
、第７図（、）に示すよ５２−ユ うに、共有メモリ領域の大きさは２　　になる。

この場合、レジスタ（Ｒ１）の上位ｎビットに「Ｐ」（
ｎピット）をライトしておけば、共有メモリ領域はアド
レス「Ｐ、Ｏ・・・０」〜「Ｐ、１・・・１」　になる
。

次に、第７図０）のように、レジスタ（Ｒ３）の上位ｎ
　＋　１ビツトに４０＃を、他に％１夕をライトすれば
、共有メモリ領域はアドレス「Ｐ、ｘ−ｏ・°。

０」〜「Ｐ−ｘ・１・・・１」（ｘ−ｏまたはｌ）とな
り、先の場合に比べて半分の大きさになる。第マ図（Ｃ
）は、！−１として、その変化の様子を示したものであ
る。このようにして、レジスタ（Ｒ３）の内容を変える
ことにより、共有メモリ領域の大きさをＵＰのアドレス
空間全体（レジスタ（Ｒ３）に「１・・・１」をライト
した時）から１つ（レジスタ（Ｒ３）に「０・・・０」
をライトした時）まで、変えることが可能になる。

さらに、入力および出力するデータ長に合わせてバイト
配列の変換を行う驕能を持ったバイト反転回路の回路図
を第８図に示す。信号線（８ＷＬ８）　。

（ＳＶ４０）　ｅ　（ＳＶ４０）はスイッチ（ｓｗｓ）
　、　（ＳＶ４０）　。

（ｆ９Ｗ３２）　　に接続されている。例えば、データ
長が１６ビツトの場合には、信号線（ＳＶ４０）だけを
４ｈ　Ｈルベルにしてやることにより、スイッチ（５Ｗ
１６　）だけがオンになす、バス・インターフェース部
カラの信号線のうち（ＢＩ１３）　、　（ＢＩ１４）お
よびデータ・バスのうち（工Ｌ３）　ｌ　（工Ｌ４）だ
けが選択される０そしてＡＮＤゲー）（Ｇ２）の出力レ
ベルに対応して、それらの信号線は直接または反転され
て接続される。

〔発明の効果〕

以上のようにこの発明によれば、ｔｙｐは自動的にハー
ドウェアによってバイト配列の変換の必要性を判断し、
それを実行するので、マルチプロセッサシステムにおけ
る実行速度が高速化され、またそのシステムの開発が容
易になる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＵＰの本発明に関す
る主要部分のブロック図である。第２図は第１図に示さ
れるＵＰに含まれる比較回路の回路図である。第３図は
第１図に示されるＵＰに含まれるバイト反転回路の回路
図である。第４図は本発明の一実施例であるＵＰをマル
チ・プロセッサシステムにおいて使用した様子を示す図
である。 第５図はレジスタへのデータのライドを説明する図であ
る。第６図はこの発明の他の実施例による共有メモリ領
域の大きさを可変にしたＵＰの比較回路の回路図である
。第７図は第６図におけるレジスタの働きを説明する図
である。第８図はこの発明の他の実施例によるデータ長
に合わせてバイト配列の変換を行うＵＰのバイト反転回
路の回路図である。第９図は従来のｔｒｐにおけるバイ
ト極性を説明する図である。第１Ｏ図は従来のマルチ・
プロセッサシステムを説明する図である。 図において、（Ｒ１）は領域指定レジスタ、（”）はバ
イト極性情報保持レジスタ、（ＢＨ）はバイト反転回路
、（ａＯ）は比較回路である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. アドレス空間のある領域を指定する領域指定レジスタと
   、前記レジスタが指定する領域のデータのバイト極性情
   報を保持するバイト極性情報保持レジスタと、前記領域
   からデータを読み込む場合または前記領域にデータを書
   き込む場合に、前記のバイト極性情報を保持するレジス
   タの内容に従つて入力するデータおよび出力するデータ
   のバイト配列を並べ換える手段とを備えたことを特徴と
   するマイクロプロセッサ。