JPH02113548A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02113548A JPH02113548A JP26648788A JP26648788A JPH02113548A JP H02113548 A JPH02113548 A JP H02113548A JP 26648788 A JP26648788 A JP 26648788A JP 26648788 A JP26648788 A JP 26648788A JP H02113548 A JPH02113548 A JP H02113548A
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- JP
- Japan
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- oxide film
- silicon substrate
- isolation
- gate electrode
- semiconductor memory
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- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、牛導体装竹、特に電極配線膜構造に関する
ものである。
ものである。
半導体装置において、素子間分離を行う場合、その分離
法としては、選択酸化法、いわゆる′Ｌ０００Ｂ（１，
＋ｏｏａｌｏｘＬムｔｉｏｎ Ｏｆ ａｉｌ工００ｎ）
’があり、従来より使われてきた。しかし、半導体装置
、特に半導体記憶装置の高集積化に伴い、′Ｌ０００８
法におけるバーズビークと呼ばれる素子形成領域への酸
化膜の侵食が問題になってきた。
法としては、選択酸化法、いわゆる′Ｌ０００Ｂ（１，
＋ｏｏａｌｏｘＬムｔｉｏｎ Ｏｆ ａｉｌ工００ｎ）
’があり、従来より使われてきた。しかし、半導体装置
、特に半導体記憶装置の高集積化に伴い、′Ｌ０００８
法におけるバーズビークと呼ばれる素子形成領域への酸
化膜の侵食が問題になってきた。
その解決策の一つとしての素子間分離にトレンチ分離法
がある。このトレンチ分離法により製作した従来の半導
体記憶装置の平面図を第４図に示す。また第４図に示す
Ａ、Ａで切断した断面形状を第５図に示す。図にお−で
、（１）はトレンチ分離部及び分離酸化膜、（２）はゲ
ート電極、（３）はソース電極、（４）はドレイン電極
、（６）はシリコン基板、Ｃ５）はゲート酸化膜である
。この半導体記憶装置の製作は以下の手順で行われる。
がある。このトレンチ分離法により製作した従来の半導
体記憶装置の平面図を第４図に示す。また第４図に示す
Ａ、Ａで切断した断面形状を第５図に示す。図にお−で
、（１）はトレンチ分離部及び分離酸化膜、（２）はゲ
ート電極、（３）はソース電極、（４）はドレイン電極
、（６）はシリコン基板、Ｃ５）はゲート酸化膜である
。この半導体記憶装置の製作は以下の手順で行われる。
まず、シリコン基板（６）に素子分離の丸めの溝（トレ
ンチ）を形成する。
ンチ）を形成する。
次にその溝を酸化膜によシ埋め込み、トレンチ分離部及
び分離酸化膜（１）を形成する。次に素子形成領域に堆
積した不必要な酸化膜をドライエツチングや７ツ酸水溶
液などで除去し、新たにゲート酸化膜（５）を堆積させ
る。その上にポリシリコンを堆積させ、パターニングに
よシゲート電極（２）を形成させる。このような製作手
順に従い、理想的な半導体記憶装置ができると第６図の
ような断面構造を持つ。すなわち、情理めしたトレンチ
分離部及び分離酸化膜（１）と素子形成領域部は平坦に
なる。
び分離酸化膜（１）を形成する。次に素子形成領域に堆
積した不必要な酸化膜をドライエツチングや７ツ酸水溶
液などで除去し、新たにゲート酸化膜（５）を堆積させ
る。その上にポリシリコンを堆積させ、パターニングに
よシゲート電極（２）を形成させる。このような製作手
順に従い、理想的な半導体記憶装置ができると第６図の
ような断面構造を持つ。すなわち、情理めしたトレンチ
分離部及び分離酸化膜（１）と素子形成領域部は平坦に
なる。
しかしながら、実際は、素子分離のための溝を酸化膜で
情理めした後の７ツ酸水溶液などによる不必要な醗化膜
除失過程において過剰に酸化膜が除去され、トレンチ分
離部に急しゅんなシリコン基板（６）の角があられれる
ことになる。その角ができた場合の第４図のＡ−Ａにお
ける断面図は第６図になる。第６図中において、（１）
はトレンチ分離部及び分離酸化膜、（２）はゲート電極
、（５）はゲート酸化膜、（６）はシリコン基板、（７
）はトレンチ分離部にあられれたシリコン基板の急しゅ
んな角をあられす０ 〔発明が解決しようとする課題〕 従来の半導体装置は以上のように構成されているので、
シリコン基板の急しゅんな角（７）が表われると、ゲー
ト電極（２）に電圧を印加した場合、シリコン基板の急
しゅんな角（７）に電界の集中が発生し、所望する反転
電圧よシ低いゲート電圧でシリコン基板の急しゅんな角
（７）付近で反転が生じ、半導体記憶装置の制御が困難
になるという問題点があつた。そのためにシリコン基板
の急しゅんな角（７）に発生する電界の集中を抑える必
要がある。
情理めした後の７ツ酸水溶液などによる不必要な醗化膜
除失過程において過剰に酸化膜が除去され、トレンチ分
離部に急しゅんなシリコン基板（６）の角があられれる
ことになる。その角ができた場合の第４図のＡ−Ａにお
ける断面図は第６図になる。第６図中において、（１）
はトレンチ分離部及び分離酸化膜、（２）はゲート電極
、（５）はゲート酸化膜、（６）はシリコン基板、（７
）はトレンチ分離部にあられれたシリコン基板の急しゅ
んな角をあられす０ 〔発明が解決しようとする課題〕 従来の半導体装置は以上のように構成されているので、
シリコン基板の急しゅんな角（７）が表われると、ゲー
ト電極（２）に電圧を印加した場合、シリコン基板の急
しゅんな角（７）に電界の集中が発生し、所望する反転
電圧よシ低いゲート電圧でシリコン基板の急しゅんな角
（７）付近で反転が生じ、半導体記憶装置の制御が困難
になるという問題点があつた。そのためにシリコン基板
の急しゅんな角（７）に発生する電界の集中を抑える必
要がある。
この発明は上記のような問題点を解消するためになされ
たもので、シリコン基板の急しゅんな角（７）に発生す
る電界集中を緩和し安定な半導体記憶装置を得ることを
目的とする。
たもので、シリコン基板の急しゅんな角（７）に発生す
る電界集中を緩和し安定な半導体記憶装置を得ることを
目的とする。
（１１題を解決するための手段〕
この発明に係る半導体装置は、ゲート電極直下に、半導
体基板の段差を有する場合に、その段差に酸化膜のサイ
ドウオールを形成することにより、ゲート電圧印加時に
段差に発生する高電界の集中による反転電圧異常などを
防止するようにしたものである。
体基板の段差を有する場合に、その段差に酸化膜のサイ
ドウオールを形成することにより、ゲート電圧印加時に
段差に発生する高電界の集中による反転電圧異常などを
防止するようにしたものである。
この発明における半導体基板に生じた段差に形成したサ
イドウオール酸化膜は、ゲート酸化膜が段差の急しゅん
な角に沿って配線されることを防止する効果を持つ。こ
のことによシ、ゲート電圧印加時に生じる半導体基板の
段差と、平たん部の電界分布の不均一性が解消され、信
頼性のある半導体記憶装置が得られる。
イドウオール酸化膜は、ゲート酸化膜が段差の急しゅん
な角に沿って配線されることを防止する効果を持つ。こ
のことによシ、ゲート電圧印加時に生じる半導体基板の
段差と、平たん部の電界分布の不均一性が解消され、信
頼性のある半導体記憶装置が得られる。
以下、この発明の一実施例を図に従って説明する。第１
図は、この発明の一実施例による半導体記憶装置の平面
図、第２図は第１図に示すＢ、Ｂにおける断面図、第３
図（＆） （ｂ）は第２図に示す構造を製造する工程を
示す断面図である。図において（１）〜（７）は第４図
ないし％７図の従来例に示したものと同等であるので説
明を省略する０（８）はサイドウオール酸化膜を表わす
。
図は、この発明の一実施例による半導体記憶装置の平面
図、第２図は第１図に示すＢ、Ｂにおける断面図、第３
図（＆） （ｂ）は第２図に示す構造を製造する工程を
示す断面図である。図において（１）〜（７）は第４図
ないし％７図の従来例に示したものと同等であるので説
明を省略する０（８）はサイドウオール酸化膜を表わす
。
次に第３図に示した製造フローについて述べる。
まず第３図（＆）に示すようにシリコン基板（６）に異
方性エツチングによりトレンチ部を設け、トレンチ部を
酸化膜によシ埋め込み、トレンチ分離部及び分離酸化膜
（１）を形成する。次に素子形成領域部にある不必要な
酸化膜をフッ酸水溶液等で除去する。この段階でシリコ
ン基板の急しゅんな角（７）が現われる。そこで、第３
図（ｂ）に示すごとくシリコン基板の急しゅんな角（７
）にサイドウオール酸化ｊｌ（８）の形成を行う。そし
て、ゲート酸化膜（５）をた−積させ、ポリシリコンを
たい積させてゲート電極（２）を形成する。このように
ゲート電極（２）がシリコン基板（６）とトレンチ分離
部及び分離酸化膜（１）に存在する段差を横断する場合
、ゲート電極（２）に電圧が印加されると、この段差に
は、平たん部より大きさ高電界が生ずる。このため反転
電圧がゲート電極（２）の場所により異なり半導体記憶
装置の制御に困難をきたす。そこで、上記段差にサイド
ウオール酸化膜（８）を形成することにより、ゲート電
極（２）に電圧印加時に発生する電界分布を均一にする
ことにより、高信頼性のある半導体記憶装置を得ること
ができる。
方性エツチングによりトレンチ部を設け、トレンチ部を
酸化膜によシ埋め込み、トレンチ分離部及び分離酸化膜
（１）を形成する。次に素子形成領域部にある不必要な
酸化膜をフッ酸水溶液等で除去する。この段階でシリコ
ン基板の急しゅんな角（７）が現われる。そこで、第３
図（ｂ）に示すごとくシリコン基板の急しゅんな角（７
）にサイドウオール酸化ｊｌ（８）の形成を行う。そし
て、ゲート酸化膜（５）をた−積させ、ポリシリコンを
たい積させてゲート電極（２）を形成する。このように
ゲート電極（２）がシリコン基板（６）とトレンチ分離
部及び分離酸化膜（１）に存在する段差を横断する場合
、ゲート電極（２）に電圧が印加されると、この段差に
は、平たん部より大きさ高電界が生ずる。このため反転
電圧がゲート電極（２）の場所により異なり半導体記憶
装置の制御に困難をきたす。そこで、上記段差にサイド
ウオール酸化膜（８）を形成することにより、ゲート電
極（２）に電圧印加時に発生する電界分布を均一にする
ことにより、高信頼性のある半導体記憶装置を得ること
ができる。
なお、上記実施例では、シリコン基板（６）ニドレンチ
分離部及び分離酸化膜（１）を設けた場合を示したが、
多結晶シリコン基板にトレンチ分離部及び分離酸化膜（
１）を設けた場合に生じる段差に対してもサイドウオー
ル酸化膜（８）を設けてもよい。
分離部及び分離酸化膜（１）を設けた場合を示したが、
多結晶シリコン基板にトレンチ分離部及び分離酸化膜（
１）を設けた場合に生じる段差に対してもサイドウオー
ル酸化膜（８）を設けてもよい。
また、サイドウオール酸化Ｍ（８）の材料として酸化膜
の代りに窒化膜、でａ２０５膜を設けてもよい。
の代りに窒化膜、でａ２０５膜を設けてもよい。
以上のように、この発明によれば、ゲート電極直下に存
在するシリコン基板とトレンチ分離部及び分離酸化膜間
に生じる段差にサイドウオール酸化膜を形成したので、
ゲート電圧印加時に発生する電界を均一にでき、高信頼
性のある半導体記憶装置を得ることができる。
在するシリコン基板とトレンチ分離部及び分離酸化膜間
に生じる段差にサイドウオール酸化膜を形成したので、
ゲート電圧印加時に発生する電界を均一にでき、高信頼
性のある半導体記憶装置を得ることができる。
第１図はこの発明の一実施例による半導体記憶装置の平
面図、第２図は、第１図のＩＩ−Ｂにおける断面図、第
３図（ａ） Ｍ Ｃｂ）は第２図に示す構造を製造する
工程を示す断面図、第４図は、従来の半導体記憶装置の
平面図、第５図は、第４図のＡ、Ａにおける断面図、第
６図は、酸化膜が過剰に除去されたときの第４図のＡ、
Ａにおける断面図である。 図において、（１）はトレンチ分離部及び分離酸化膜、
（２）はゲート電極、（３）はソース電極、（４）はド
レイン電極、（５）はゲート酸化膜、（６）はシリコン
基板、（７）はシリコン基板の急しゅんな角、（８）は
サイドウオール激化膜を示す０ なお、図中、同一符号は同一、又は相当部分を示す。
面図、第２図は、第１図のＩＩ−Ｂにおける断面図、第
３図（ａ） Ｍ Ｃｂ）は第２図に示す構造を製造する
工程を示す断面図、第４図は、従来の半導体記憶装置の
平面図、第５図は、第４図のＡ、Ａにおける断面図、第
６図は、酸化膜が過剰に除去されたときの第４図のＡ、
Ａにおける断面図である。 図において、（１）はトレンチ分離部及び分離酸化膜、
（２）はゲート電極、（３）はソース電極、（４）はド
レイン電極、（５）はゲート酸化膜、（６）はシリコン
基板、（７）はシリコン基板の急しゅんな角、（８）は
サイドウオール激化膜を示す０ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体基板の表面上に段差を有し、その段差を有する表
面上において段差の下部領域と上部領域を分ける側壁部
分に絶縁膜のサイドウォールを形成し、その上から段差
部上を覆うゲート電極などの配線膜を形成することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26648788A JPH02113548A (ja) | 1988-10-21 | 1988-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26648788A JPH02113548A (ja) | 1988-10-21 | 1988-10-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113548A true JPH02113548A (ja) | 1990-04-25 |
Family
ID=17431615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26648788A Pending JPH02113548A (ja) | 1988-10-21 | 1988-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113548A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057300A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 누설특성을 개선한 트렌치 형성방법 |
| US6239464B1 (en) | 1998-01-08 | 2001-05-29 | Kabushiki Kaisha Toshiba | Semiconductor gate trench with covered open ends |
| US6452246B1 (en) | 1999-07-16 | 2002-09-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved isolation structure, and method of manufacturing the semiconductor device |
| JP2003513470A (ja) * | 1999-11-02 | 2003-04-08 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | 分離トレンチコーナトランジスタ素子を除去するスペーサプロセス |
| KR100451756B1 (ko) * | 1998-08-24 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체소자및그제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206150A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63102339A (ja) * | 1986-10-20 | 1988-05-07 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1988
- 1988-10-21 JP JP26648788A patent/JPH02113548A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206150A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63102339A (ja) * | 1986-10-20 | 1988-05-07 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057300A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 누설특성을 개선한 트렌치 형성방법 |
| US6239464B1 (en) | 1998-01-08 | 2001-05-29 | Kabushiki Kaisha Toshiba | Semiconductor gate trench with covered open ends |
| KR100451756B1 (ko) * | 1998-08-24 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체소자및그제조방법 |
| US6452246B1 (en) | 1999-07-16 | 2002-09-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved isolation structure, and method of manufacturing the semiconductor device |
| US6855615B2 (en) | 1999-07-16 | 2005-02-15 | Renesas Technology Corp. | Method of manufacturing semiconductor device having an improved isolation structure |
| JP2003513470A (ja) * | 1999-11-02 | 2003-04-08 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | 分離トレンチコーナトランジスタ素子を除去するスペーサプロセス |
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