JPH02113712A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術（第１４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作　用（第１図） 実施例 第１実施例の説明（第２，３図） 第２実施例の説明（第４，５図） 第３実施例の説明（第６．７図） 第４実施例の説明（第８，９図） 第５実施例の説明（第１０．１１図） 第６実施例の説明（第１２．１３図） 発明の効果 ［概　要コ ディジタル信号処理を行なうためのディジタルフィルタ
（遅延等化器を含む）に関し、フィルタの伝達関数が簡
単になるよう適宜の近似を施して、簡易な計算でしかも
簡易な構成でディジタルフィルタ（遅延等化器を含む）
を実現できるようにすることを目的とし、 ディジタル信号を加算する加算器およびディジタル信号
を単位遅延させる単位遅延素子とを有する完全積分器と
、完全積分器へ所要の係数を乗算されたディジタル信号
を出力する乗算器と、入力ディジタル信号と完全積分器
からの負帰還ディジタル信号とを加算して入力ディジタ
ル信号と負帰還ディジタル信号との偏差信号を乗算器へ
出力する加算器とをそなえるように構成する。

［産業上の利用分野］ 本発明は、ディジタル信号処理を行なうためのディジタ
ルフィルタ（遅延等化器を含む）に関する。

近年、ディジタル信号処理の要求に伴い、ディジタルフ
ィルタの高速化、小型化が要求されているが、このため
に例えば巡回形ディジタルフィルタ（ＩＩＲディジタル
フィルタともいう）を用いることが提案されている。

［従来の技術］ 第１４図は従来のＩＩＲディジタルフィルタのブロック
図であるが、この第１４図において、１４ａは乗算器、
１４ｂは加算器、１４−　ｃは単位遅延素子で、このＩ
ＩＲディジタルフィルタでは、入力ディジタル信号を単
位遅延素子］、　４　ｃで順次遅延させ乗算器１４ａで
所要の係数を乗じたものを加算器１４で全て加算すると
共に、加算器出力を単位遅延素子１４ｃで順次遅延させ
乗算器１４ａで所要の係数を乗じたものを更に加算器１
４で全て加算するようにしている。

そして、従来は、双一次Ｚ変換法やインパルス不変法等
を用いることにより、フィルタの伝達関数からフィルタ
係数（乗算器の係数）を求めて、ＩＩＲディジタルフィ
ルタを実現している。

一 ［発明が解決しようとする課題］ しかしながら、従来のディジタルフィルタ設計法では、
フィルタの伝達関数からフィルタ係数（乗算器の係数）
を求めるのに、相当複雑な計算を強いられ、これがディ
ジタルフィルタ設計のネックとなっている。

本発明は、このような状況下において創案されたもので
５フイルタの伝達関数が簡単になるよう適宜の近似を施
して、簡易な計算でしかも簡易な構成で実現できるディ
ジタルフィルタ（遅延等化器を含む）を提供することを
目的とする。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。

この第１図において、１ａはディジタル信号を加算する
加算器、１ｂはディジタル信号を単位遅延させる単位遅
延素子で、これらの加算器１ａおよび単位遅延素子１ｂ
とで完全積分器１ｃが構成される。

１ｄは完全積分器１ｃへ所要の係数ｋを乗算されたディ
ジタル信号を出力する乗算器であり、１ｅは入力ディジ
タル信号と完全積分器３−　ｃからの負帰還ディジタル
信号とを加算してこれらの入力ディジタル信号と負帰還
ディジタル信号との偏差信号を乗算器１ｄへ出力する加
算器である。

［作　用］ このような構成により、入力ディジタル信号と完全積分
器１ｃからの負帰還ディジタル信号とを加算器１ｅで加
算して、これらの入力ディジタル信号と負帰還ディジタ
ル信号との偏差信号を出力し、更にこの加算器１　ｅの
偏差出力ディジタル信号にある係数ｋを乗算器１ｃｌで
乗算し、更にこの乗算器１ｄの出力ディジタル信号を完
全積分器ＩＣへ入力する。

そして、例えば完全積分器１Ｇの出力をディジタルフィ
ルタの出力として取り出す。なお、ディジタルフィルタ
（遅延等化器を含む）の出力は、所望するフィルタ（遅
延等化器を含む）の種類によっては、その他の部分から
も取り出すことができる。

［実施例］ 以下、図面に参照して本発明の詳細な説明する。

（、）第１実施例の説明 第２図は本発明の第１実施例を示すブロック図で、この
第２図に示す実施例は、本ディジタルフィルタを１次ロ
ーパスフィルタに適用したもので、この第２図において
、２ａはディジタル信号を加算する加算器、２ｂはディ
ジタル信号を単位遅延させる単位遅延素子としてのＤフ
リップフロップで、これらの加算器２ａおよびＤフリッ
プフロップ２ｂとで完全積分器２ｃが構成される。

２ｄは完全積分器２ｃへ所要の係数ｋを乗算されたディ
ジタル信号を出力する乗算器であり、２ｅは入力ディジ
タル信号と完全積分器２ｃからの負帰還ディジタル信号
とを加算してこれらの入力ディジタル信号と負帰還ディ
ジタル信号との偏差信号を乗算器２ｄへ出力する加算器
である。

以下、上記のような完全積分器９乗算器、加算器の組み
合わせからなる回路部分を基本回路ユニットという。

次に、このような回路構成で、１次ローパスフィルタが
構成される理由について説明する。

まず、第２図に示す完全積分器２ｃの伝達関数Ｈｉ（ｓ
Ｔ）を求めると、 Ｈｉ　（ｓＴ）＝１／　（１−ｅｘｐ（−ｓＴ））月／
　（ｓＴ）　・・（１）となり、これは完全積分に近似
することができる。

なお、Ｔは遅延時間で、Ｄフリップフロップへの入力ク
ロンク周期に相当する。

したがって、第２図に示す回路のブロックダイアグラム
を示すと、第３図のようになる。そして、この第３図に
示すものの伝達関数Ｉ（（ｓＴ）を求めると、以下の（
２）式に示すように、１次ローパスフィルタのもつ伝達
関数と同じになるからである。

Ｈ（ｓＴ）＝に／（ｋ＋（ｓＴ））・・（２）なお、こ
の場合のカットオフ周波数は、単位遅延素子の遅延量（
サンプリング周期）および乗算器の係数（ゲイン）から
決まる。

上述の構成により、入力ディジタル信号と完全積分器２
ｃからの帰還ディジタル信号とを、加算器２ｅで加算し
て、これらの入力ディジタル信号と負帰還ディジタル信
号との偏差信号を出力し、更にこの加算器１ｅの偏差出
力ディジタル信号にある係数ｋを乗算器２ｄで乗算し、
更にこの乗算器２ｄの出力ディジタル信号を完全積分器
２ｃへ入力し、完全積分器２Ｃの出力をディジタルフィ
ルタの出力として取り出せば、１次ローパスフィルタの
出力として取り出すことができる。

このようにして、フィルタの伝達関数が簡単になるよう
適宜の近似を施して、簡易な計算でしかも簡易な構成で
１次ローパスフィルタを実現できるものである。

（ｂ）第２実施例の説明 第４図は本発明の第２実施例を示すブロック図で、この
第４図に示す実施例は、本ディジタルフィルタをバイパ
スフィルタに適用したもので、この第４図において、４
ａは加算器、４ｂは単位遅延素子（この単位遅延素子４
ｂとしては例えばＤフリップフロップが使用される）、
４ｃは完全積分器、４ｄは乗算器、４ｅは加算器で、こ
の場合の回路構成も、前述の基本回路ユニットと同じで
あるが、この回路で、第２図に示すものと異なる点は、
出力の取出し方で、この場合は、加算器４ｅの出力をデ
ィジタルフィルタの出力として取り出している。

次に、このような回路構成で、バイパスフィルタが構成
される理由について説明する。

この第４図に示す回路のブロックダイアグラムは、第５
図のようになり、この第５図に示すものの伝達関数Ｈ（
ｓＴ）を求めると、以下の（３）式に示すように、バイ
パスフィルタのもつ伝達関数と同じになるからである。

Ｈ（ｓＴ）＝ｓＴ／（ｋ＋（ｓＴ））・・（３）上述の
構成により、入力ディジタル信号と完全積分器４ｃから
の負帰還ディジタル信号とを、加算器４ｅで加算して、
これらの入力ディジタル信号と負帰還ディジタル信号と
の偏差信号を出力し、更にこの加算器４ｅの偏差出力デ
ィジタル信号にある係数ｋを乗算器２ｄで乗算し、更に
この乗算器４ｄの出力ディジタル信号を完全積分器４ｃ
へ入力し、加算器４ｅの出力をディジタルフィルタの出
力として取り出せば、バイパスフィルタの出力として取
り出すことができる。

この場合も、フィルタの伝達関数が簡単になるよう適宜
の近似を施して、簡易な計算でしかも簡易な構成で、バ
イパスフィルタを実現できるものである。

（Ｃ）第３実施例の説明 第６図は本発明の第３実施例を示すブロック図で、この
第６図に示す実施例は、本ディジタルフィルタをバンド
パスフィルタに適用したもので、この第６図において、
６ａは加算器、６ｂは単位遅延素子（この単位遅延素子
６ｂとしては例えばＤフリップフロップが使用される）
、６Ｃは完全積分器、６ｄは乗算器、６ｅは加算器で、
これらの素子の構成は、基本回路ユニット構成となって
おり、前述の１次バイパスフィルタと同じ構成である。

また、６ｆは加算器、６ｇは単位遅延前−Ｆ（この単位
遅延素子６ｇとしても例えばＤフリップフロップが使用
される）、６ｈは完全積分器、６１は乗算器、６ｊは加
算器で、これらの素子の構成は、基本的に前述のローパ
スフィルタと同し構成である。

すなわち、このフィルタは、バイパスフィルタ部分とロ
ーパスフィルタ部分とを二重ループにしたような構成と
なっている。

そして、この回路では、完全積分器６ｃの出力をディジ
タルフィルタの出力として取り出している。

次に、この回路構成で、バンドパスフィルタが構成され
る理由について説明する。

この第６図に示す回路のブロックダイアグラムは、第７
図のようになり、この第７図に示すものの伝達関数Ｈ（
ｓＴ）を求めると、以下の（４）式に示すように、バン
ドパスフィルタのもつ伝達関数と同じになるからである
。

Ｈ（ｓＴ）＝に□ｓＴ／（（ｓＴ）２＋に、（ｓＴ）＋
に、に２）・（４）なお、ｋｌは乗算器６ｄのゲイン、
ｋ２は乗算器６１のゲインである。

上述の構成により、入力ディジタル信号とバイパスフィ
ルタ部分とローパスフィルタ部分とに通し、完全積分器
６Ｃの出力をディジタルフィルタの出力として取り出せ
ば、バンドパスフィルタの出力として取り出すことがで
きる。

この場合も、フィルタの伝達関数が簡単になるよう適宜
の近似に施して、簡易な計算でしかも簡易な構成で、バ
ンドパスフィルタを実現できるものである。

（ｄ）第４実施例の説明 第８図は本発明の第４実施例を示すブロック図で、この
第８図に示す実施例は５本ディジタルフィルタを２次パ
イカットローパスフィルタに適用したもので、この第８
図において、８ａは加算器、８ｂは単位遅延素子として
のＤフリップフロップ、８ｃは完全積分器、８ｄは乗算
器、８ｅは加算器であり、これらの素子構成は基本回路
ユニット構成となっており、また、８ｆは加算器、８ｇ
は単位遅延素子としてのＤフリップフロップ、８ｈは完
全積分器、８１は乗算器、８ｊは加算器である。

そして、この回路では、１段目の完全積分器８Ｃの加算
器８ａ出力を２段目の乗算器８ｊへ入力し、２段目の完
全積分器４ｈの出力を加算器４　ｊへ負帰還させるとと
もに、２段目の完全積分器４ｈの出力をディジタルフィ
ルタの出力として取り出している。

したがって、加算器８ｆ、Ｄフリップフロップ８ｇ＋完
全積分器８ｈ、乗算器８ｉ、加算器８５間の素子構成も
、加算器８ｊと乗算器８１との間に第１段目の基本回路
ユニットが挿入されていると考えれば、やはり基本的に
は基本回路ユニット構成となっている。

次に、この回路構成で、２次パイカットローパスフィル
タが構成される理由について説明する。

すなわち、この第８図に示す回路のブロックダイアグラ
ムは、第９回のようになり、この第９図に示すものの伝
達関数Ｈ（ｓＴ）を求めると、以下の（５）式に示すよ
うに、２次パイ力ットローパスフィルタのもつ伝達関数
と同じになるからである。

Ｈ（ｓＴ）二に、に２／（（ｓＴ）２＋に、　（ｓＴ）
＋に１に２）＝　（５）なお、ｋ、は乗算器８ｄのゲイ
ン、ｋ２は乗算器８ｊのゲインである。

１〕述の構成により、１段目の完全積分器８Ｃの加算器
８ａ出力を２段目の乗算器８１へ入力し、２段目の完全
積分器４ｈの出力を加算器４ｊへ負帰還させるとともに
、２段目の完全積分器４ｈの出力をディジタルフィルタ
の出力として取り出せば、２次パイカットローパスフィ
ルタの出力として取り出すことができる。

この場合も、フィルタの伝達関数が簡単になるよう適宜
の近似を施して、簡易な計算でしかも簡易な構成で、２
次パイカットローパスフィルタを実現できるものである
。

（ｅ）第５実施例の説明 第１０図は本発明の第５実施例を示すブロック図で、こ
の第１０図に示す実施例は、本ディジタルフィルタを１
次遅延等化器に適用したもので、この第１−０図におい
て、１０ａは加算器、１０ｂは単位遅延素子としてのＤ
フリップフロップ、］Ｏｃは完全積分器、１０ｄは乗算
器、１０ｅは加算器であり、この構成はやはり基本回路
ユニット構成となっている。

また、１．　Ｏｆは加算器で、この加算器１．　Ｏｆは
加算器］、　Ｏｅの出力をプラスで受けるとともに、完
全積分器１．　Ｏｃの出力をマイナスで受け、両信号の
差分出力をこの１次遅延等化器の出力として取り出して
いる。

次に、この回路構成で、１次遅延等化器が構成される理
由について説明する。

すなわち、この第１０図に示す回路のブロックダイアグ
ラムは、第１１図のようになり、この第１１図に示すも
のの伝達関数Ｈ（ｓＴ）を求めると、以下の（６）式に
示すように、１次遅延等化器のもつ伝達関数と同じにな
るからである６Ｈ（ｓＴ）＝［１／け＋（ｋ／５Ｔ））
コー［（ｋ／ｓＴ）／（１＋（ｋ／５Ｔ））］・・（６
） 上述の構成により、加算器１０ｆで、加算器］Ｏｅの出
力をプラスで受けるとともに、完全積分＝１５ 器１０ｃの出力をマイナスで受け、この加算器１０ｆか
ら両信号の差分出力を取り出せば、これを１次遅延等化
器の出力として取り出すことができる。

この場合も、フィルタの伝達関数が簡単になるよう適宜
の近似を施して、簡易な計算でしかも簡易な構成で、１
次遅延等化器を実現できるものである。

（ｆ）第６実施例の説明 第１２図は本発明の第６実施例を示すブロック図で、こ
の第１２図に示す実施例は、本ディジタルフィルタを２
次遅延等化器に適用したもので、この第１２図において
、１２ａは加算器、１２ｂは単位遅延素子としてのＤフ
リップフロップ、１２ｃは完全積分器、１２ｄは乗算器
、］、　２　ｅは加算器であり、この構成はやはり基本
回路ユニット構成となっている。

また、１．２　ｆは加算器、１２ｇは単位遅延素子とし
てのＤフリップフロップ、１２ｈは完全積分器、１２ｉ
は乗算器、１２ｊは加算器である。

そして、１段目の完全積分器１２ｃの加算器１２ａ出力
が２段目の乗算器１２ｊへ入力され、２段目の完全積分
器］−２ｈの出力が加算器１２ｊへ負帰還せしめられい
る。

したがって、加算器１１ｆ、Ｄフリップフロップ１２ｇ
、完全積分器１２ｈ２乗算器１２１．加算器１２ｊ間の
素子構成も、加算器１２ｊと乗算器１２ｉとの間に第１
段目の基本回路ユニットが挿入されていると考えれば、
やはり基本的には基本回路ユニット構成となっている。

さらに、１２には乗算器、１２Ωは加算器で、この加算
器１２Ｑは乗算器１２にの出力をプラスで受けるととも
に、完全積分器１２ｃの加算器１２ａの出力をマイナス
で受け、両信号の差分出力をこの２次遅延等化器の出力
として取り出している。

次に、この回路構成で、２次遅延等化器が構成される理
由について説明する。

すなわち、この第１２図に示す回路のブロックダイアグ
ラムは、第１３図のようになり、この第１３図に示すも
のの伝達関数Ｈ（ｓＴ）を求めると、以下の（７）式に
示すように、２次遅延等化器のもつ伝達関数と同じにな
るからである。

）−（（ｓＴ） ＝に３　［（ｓＴ）”÷（ｋ３−　（ｋ１／に、　））
ｓＴ＋に、　ｋ２］÷（（ｓＴ）２＋に１ｓＴ＋に、、
に、）・・（７） なお、ｋｌは乗算器１２ｄのゲイン、ｋ２は乗算器１２
ｉのゲイン、ｋ２は乗算器１２にのゲインである。

上述の構成により、１段目の完全積分器１２ｃの加算器
１．２　ａの出力を２段目の乗算器１２ｉへ入力し、２
段目の完全積分器１２ｈの出力を加算器１２ｊへ負帰還
させながら、加算器１２Ｑで、乗算器１２にの出力をプ
ラスで受けるとともに、完全積分器１２ｃの加算器１２
ａからの出力をマイナスで受け、この加算器１２Ｑから
両信号の差分出力を取り出せば、２次遅延等化器の出力
が得られる。

この場合も、フィルタの伝達関数が簡単になるよう適宜
の近似を施して、簡易な計算でしかも簡易な構成で、２
次遅延等化器を実現できるものである。

［発明の効果］ 以上詳述したように、本発明のディジタルフィルタによ
れば、近似した完全積分器を用いることにより、アナロ
グの伝達関数から直接ディジタルフィルタ（遅延等化器
を含む）を構成することができ、これにより簡易な計算
でしかも簡易な構成で、ディジタルフィルタ（遅延等化
器を含む）を実現できる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の第１実施例を示すブロック図、第３図
は第２図に示すもののブロックダイアグラム、 第４図は本発明の第２実施例を示すブロック図、第５図
は第４図に示すもののブロックダイアグラム、 第６図は本発明の第３実施例を示すブロック図、第７図
は第６図に示すもののブロックダイアグラム、 第８図は本発明の第４実施例を示すブロック図、第９図
は第８図に示すもののブロックダイアグラム、 第１０図は本発明の第５実施例を示すブロック図、 第１１図は第１０図に示すもののブロックダイアグラム
、 第１２図は本発明の第６実施例を示すブロック図、 第１３図は第１２図に示すもののブロックダイアグラム
、 第１４図は従来例を示すブロック図である。 図において、 １ａは加算器、 １ｂは単位遅延素子、 １ｃは完全積分器、 １ｄは乗算器、 １ｅは加算器、 ２ａは加算器、 ２ｂはＤフリップフロップ（単位遅延素子）、２ｃは完
全積分器、 ２ｄは乗算器、 ２ｅは加算器。 ４ａは加算器、 ４ｂは単位遅延素子、 ４ｃは完全積分器、 ４ｄは乗算器、 ４ｅは加算器、 ６ａは加算器、 ６ｂは単位遅延素子、 ６ｃｊよ完全積分器、 ６ｄは乗算器、 ６ｅ、６ｆは加算器、 ６ｇは単位遅延素子、 ６ｈは完全積分器。 ６ｊは乗算器、 ６Ｊは加算器、 ８ａは加算器、 ８ｂはＤフリップフロップ（単位遅延素子）、８ｃは完
全積分器、 ８ｄは乗算器、 ８ｅ、８ｆは加算器、 ８ｇはＤフリップフロップ（単位遅延素子）、８ｈは完
全積分器、 ８ｊは乗算器、 ８ｊは加算器、 １、　Ｏａは加算器、 １０ｂはＤフリップフロップ（単位遅延素子）１、　Ｏ
ｃは完全積分器、 １、　Ｏｄは乗算器、 ］、Ｏｅ、１０ｆは加算器、 １、２　ａは加算器、 １、２　ｂはＤフリッププロップ（単位遅延素子）１、
２　ｃは完全積分器、 １２ｄは乗算器、 １２ｅ、１２ｆは加算器、 １２ｇはＤフリップフロップ １２ｈは完全積分器、 １２ｉは乗算器、 １２ｊは加算器、 １２には乗算器、 １２Ωは加算器である。 （単位遅延素子） １１３７１．２（１１） ６Ｌ來？■を示オフ゛口・ツク図 第１４図

Claims (1)

1. 【特許請求の範囲】 ディジタル信号を加算する加算器（１ａ）およびディジ
   タル信号を単位遅延させる単位遅延素子（１ｂ）とを有
   する完全積分器（１ｃ）と、 該完全積分器（１ｃ）へ所要の係数を乗算されたディジ
   タル信号を出力する乗算器（１ｄ）と、入力ディジタル
   信号と該完全積分器（１ｃ）からの負帰還ディジタル信
   号とを加算して該入力ディジタル信号と該負帰還ディジ
   タル信号との偏差信号を該乗算器へ出力する加算器（１
   ｅ）とをそなえて構成されたことを 特徴とする、ディジタルフィルタ。