JPH02148326A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPH02148326A JPH02148326A JP63304385A JP30438588A JPH02148326A JP H02148326 A JPH02148326 A JP H02148326A JP 63304385 A JP63304385 A JP 63304385A JP 30438588 A JP30438588 A JP 30438588A JP H02148326 A JPH02148326 A JP H02148326A
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- Japan
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- multiplication
- ivt
- complement
- coefficient
- multiplier
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- 230000000295 complement effect Effects 0.000 claims abstract description 18
- 241000255925 Diptera Species 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 241000030538 Thecla Species 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は乗算器、特に２の補数表示の乗算入力データと
最小重み表示の乗算係数を乗算して２の補数表示の乗算
結果を出力する乗算器に関する。
最小重み表示の乗算係数を乗算して２の補数表示の乗算
結果を出力する乗算器に関する。
従来の２の補数の入力データと乗算係数の乗算を行う乗
算器には、Ｂｏｏｔｈのアルゴリズムと桁上げ先見法（
以下、ＣＬＡと記す）加算器との組合せによる乗算器が
多く用いられている。
算器には、Ｂｏｏｔｈのアルゴリズムと桁上げ先見法（
以下、ＣＬＡと記す）加算器との組合せによる乗算器が
多く用いられている。
第３図は、Ｂｏｏｔｈ乗算器の例を示すブロック図で、
乗算入力データＸが４ビツト、乗算係数Ｙが２ビツトの
乗算を±Ｘ、±２ＸのＣＬＡ加減算に置き換えることに
より高速化を図ったものである。
乗算入力データＸが４ビツト、乗算係数Ｙが２ビツトの
乗算を±Ｘ、±２ＸのＣＬＡ加減算に置き換えることに
より高速化を図ったものである。
第３図の乗算器の動作について説明する。Ｂ１０−ｔｈ
のアルゴリズムの論理回路３０１により乗算係数Ｙから
図中Ａ、Ｂ、Ｃの制御信号を発生し、制御信号ＡはＸの
選択、制御信号Ｂは２Ｘの選択を表わし、制御信号Ａ、
ＢによってＸ、２Ｘの選択を回路３０２で実行し、制御
信号Ｃにより加減算の切り替え制御を回路３０３で行い
、ＣＬＡ加算器３０４でに入力と高速加算を行い乗算出
力Ｓを得る構成となっている。
のアルゴリズムの論理回路３０１により乗算係数Ｙから
図中Ａ、Ｂ、Ｃの制御信号を発生し、制御信号ＡはＸの
選択、制御信号Ｂは２Ｘの選択を表わし、制御信号Ａ、
ＢによってＸ、２Ｘの選択を回路３０２で実行し、制御
信号Ｃにより加減算の切り替え制御を回路３０３で行い
、ＣＬＡ加算器３０４でに入力と高速加算を行い乗算出
力Ｓを得る構成となっている。
一般には、（２Ｘ４）ビット程度の単位乗算回路を接続
して、より大きな乗算アレイを構成するのが普通である
。
して、より大きな乗算アレイを構成するのが普通である
。
しかしながら、従来の乗算器は、Ｂｏｏｔｈのアルゴリ
ズムの論理回路、Ｘ、２Ｘの切り替え回路、加減算の切
り替え回路などが必要で、構成が複雑であり、特に乗算
係数の数が予め限られている場合には回路が冗長となる
ために回路規模が大きくなるという欠点がある。
ズムの論理回路、Ｘ、２Ｘの切り替え回路、加減算の切
り替え回路などが必要で、構成が複雑であり、特に乗算
係数の数が予め限られている場合には回路が冗長となる
ために回路規模が大きくなるという欠点がある。
本発明の目的は、以上のような欠点を解消し、２の補数
表示の乗算入力データと予め限られた数の乗算係数との
乗算を簡単な構成で小さな回路規模により実現できる乗
算器を提供することにあるや 〔課題を解決するための手段〕 本発明の乗算器は、２の補数表示の乗算入力データＸと
２を基数とする（ｎ＋１）ビットの最小重み表示の予め
定められたＭ個の乗算係数（乗算係数の項係数ｙＪは０
，１．−１のいずれか、乗算係数の非零の項係数の数は
ｍ≦（（ｎ／２）＋１）である）の乗算を行い、２の補
数表示の乗算結果 を出力する乗算器において、前記乗算係数の非零の項係
数がｉビットの位置にある場合に前記乗算入力データを
ｉビット左シフトしたシフトデータを前記乗算係数の非
零の各項係数について用意し前記Ｍ個の各乗算係数の項
係数の非零の項係数に対する前記シフトデータを入力と
し乗算係数選択信号（ＳＥＬ）により１個を選択し出力
する第１、第２．・・・、第ｍのセレクタと、前記第１
．第２、・・・、第ｍのセレクタに１個ずつ接続され後
記ｍ個のスイッチ制御インバータに対してそれぞれに入
力されるｍ個の２の補数演算制御信号ＩＶＴ（１）、
Ｉ Ｖ Ｔ （２）ｓ＝ 、 Ｉ Ｖ Ｔ （ｍ）が
”１°′の場合ビット反転を行い“０゛′の場合ビット
反転を行わない第１．第２．・・・第ｍのスイッチ制御
インバータと、前記Ｍ個の２の補数制御信号ＩＶＴ（１
）ＩＶＴ （２）、−、Ｉ Ｖ Ｔ （ｍ）がキャリー
入力（ＣＩ ）され前記第１．第２．・・・、第ｍのス
イッチ制御インバータの出力データの加算を行い出力デ
ータを乗算結果とする加算回路とを含んで構成される。
表示の乗算入力データと予め限られた数の乗算係数との
乗算を簡単な構成で小さな回路規模により実現できる乗
算器を提供することにあるや 〔課題を解決するための手段〕 本発明の乗算器は、２の補数表示の乗算入力データＸと
２を基数とする（ｎ＋１）ビットの最小重み表示の予め
定められたＭ個の乗算係数（乗算係数の項係数ｙＪは０
，１．−１のいずれか、乗算係数の非零の項係数の数は
ｍ≦（（ｎ／２）＋１）である）の乗算を行い、２の補
数表示の乗算結果 を出力する乗算器において、前記乗算係数の非零の項係
数がｉビットの位置にある場合に前記乗算入力データを
ｉビット左シフトしたシフトデータを前記乗算係数の非
零の各項係数について用意し前記Ｍ個の各乗算係数の項
係数の非零の項係数に対する前記シフトデータを入力と
し乗算係数選択信号（ＳＥＬ）により１個を選択し出力
する第１、第２．・・・、第ｍのセレクタと、前記第１
．第２、・・・、第ｍのセレクタに１個ずつ接続され後
記ｍ個のスイッチ制御インバータに対してそれぞれに入
力されるｍ個の２の補数演算制御信号ＩＶＴ（１）、
Ｉ Ｖ Ｔ （２）ｓ＝ 、 Ｉ Ｖ Ｔ （ｍ）が
”１°′の場合ビット反転を行い“０゛′の場合ビット
反転を行わない第１．第２．・・・第ｍのスイッチ制御
インバータと、前記Ｍ個の２の補数制御信号ＩＶＴ（１
）ＩＶＴ （２）、−、Ｉ Ｖ Ｔ （ｍ）がキャリー
入力（ＣＩ ）され前記第１．第２．・・・、第ｍのス
イッチ制御インバータの出力データの加算を行い出力デ
ータを乗算結果とする加算回路とを含んで構成される。
本発明の詳細な説明するために、最小重み表示について
簡単に説明する。詳細は文献：嵩、都倉、岩垂、稲垣著
、「符号理論Ｊ 、 Ｐ４２６〜Ｐ４３３ （コロナ社
刊）を参照されたい。
簡単に説明する。詳細は文献：嵩、都倉、岩垂、稲垣著
、「符号理論Ｊ 、 Ｐ４２６〜Ｐ４３３ （コロナ社
刊）を参照されたい。
各項の項係数ｂｌに０． ＋１．−１を許せば、わされ
る６ ｂｌこ（−１，０，＋１ ）、 ｉ ＝０．１，２
．−、（ｎ−１）のように表示することができ、式（１
）の表示の中で非零の項係数の数が最小であるものを最
小重み表示という４式（１）が整数Ｎの最小重み表示で
あるためには、式（１）において隣合う非零の項係数が
存在しない、すなわち、 ｂｔｂ＋＋＋＝０ （ｉ＝ｏ、１，２．−−・、ｎ−
２） ”’（２）という条件が成立すればよく、逆
に式（２〉の成立する表示は最小重み表示であり、かつ
、式（２）の条件を満たす最小重み表示は−通りである
。さらに最小重み表示では、ｎビットの２進数Ｎの式〈
２）の条件を満たす最小重み表示のビット数はたかだか
（ｎ＋１）であり、非零の項係数の数は（（ｎ／２）＋
１）を越えないことが知られている。
る６ ｂｌこ（−１，０，＋１ ）、 ｉ ＝０．１，２
．−、（ｎ−１）のように表示することができ、式（１
）の表示の中で非零の項係数の数が最小であるものを最
小重み表示という４式（１）が整数Ｎの最小重み表示で
あるためには、式（１）において隣合う非零の項係数が
存在しない、すなわち、 ｂｔｂ＋＋＋＝０ （ｉ＝ｏ、１，２．−−・、ｎ−
２） ”’（２）という条件が成立すればよく、逆
に式（２〉の成立する表示は最小重み表示であり、かつ
、式（２）の条件を満たす最小重み表示は−通りである
。さらに最小重み表示では、ｎビットの２進数Ｎの式〈
２）の条件を満たす最小重み表示のビット数はたかだか
（ｎ＋１）であり、非零の項係数の数は（（ｎ／２）＋
１）を越えないことが知られている。
次に乗算器の構成方法について説明する。
最小重み表示された乗数係数Ｙ」は式（３）で表乗算入
力データＸと前記Ｙの積Ｐは、式（４）で表わされる。
力データＸと前記Ｙの積Ｐは、式（４）で表わされる。
式（４）より、ｙ、の値が１ならば乗算入力データＸの
ｉビット左シフトしたデータを、ｙ、の値が−１ならば
乗算入力データＸのｉビット左シフトしたデータに２の
補数演算を行ったデータを、ｉが０からｎまでについて
得て、これらのデータの総和を計算すると、前記Ｘと前
記Ｙの乗算結果Ｐが求まる。複数の乗算係数を実現する
には、セレクタにより乗算入力データの左シフトデータ
を切り換えればよい。
ｉビット左シフトしたデータを、ｙ、の値が−１ならば
乗算入力データＸのｉビット左シフトしたデータに２の
補数演算を行ったデータを、ｉが０からｎまでについて
得て、これらのデータの総和を計算すると、前記Ｘと前
記Ｙの乗算結果Ｐが求まる。複数の乗算係数を実現する
には、セレクタにより乗算入力データの左シフトデータ
を切り換えればよい。
本発明の乗算器は、２の補数演算回路をスイッチ制御イ
ンバータと加算器のキャリー入力で実現すると、前記乗
算係数の非零となる項係数の最大数はｍ −（（ｎ／２
＞＋ １）であるから、ｍ個のセレクタとｍ個のスイッ
チ制御インバータ、ｍ個のキャリー入力付き出入力加算
回路で実現でき、従来の技術で説明したＢｏｏｔｈの乗
算器に比べて、Ｂｏｏｔｈのアルゴリズムの論理回路、
Ｘ、２Ｘの切り替え回路が必要なくなるので、簡単な構
成で小型化が図れる。
ンバータと加算器のキャリー入力で実現すると、前記乗
算係数の非零となる項係数の最大数はｍ −（（ｎ／２
＞＋ １）であるから、ｍ個のセレクタとｍ個のスイッ
チ制御インバータ、ｍ個のキャリー入力付き出入力加算
回路で実現でき、従来の技術で説明したＢｏｏｔｈの乗
算器に比べて、Ｂｏｏｔｈのアルゴリズムの論理回路、
Ｘ、２Ｘの切り替え回路が必要なくなるので、簡単な構
成で小型化が図れる。
次に本発明の実施例を図面を参照しながら説明する。第
１図は本発明の一実施例を示すブロック図、第２図は第
１図に示す乗算器の詳細ブロック図である。本実施例は
、２個の乗算係数をとり、乗算係数の非零となる項係数
が最大３個の場合の乗算器の例である。
１図は本発明の一実施例を示すブロック図、第２図は第
１図に示す乗算器の詳細ブロック図である。本実施例は
、２個の乗算係数をとり、乗算係数の非零となる項係数
が最大３個の場合の乗算器の例である。
セレクタ２００，２０１，２０２は乗算係数の非零とな
る各項係数に対応し各々乗算入力データの左シフトデー
タを係数選択信号ＳＥＬによって選択する。但し、各セ
レクタの対応する乗算係数の項係数がＯとなる場合はＯ
を選択する。
る各項係数に対応し各々乗算入力データの左シフトデー
タを係数選択信号ＳＥＬによって選択する。但し、各セ
レクタの対応する乗算係数の項係数がＯとなる場合はＯ
を選択する。
インバータ２１０，２１１，２１２は、セレクタ２００
，２０１，２０２が対応する乗算係数の項係数が−１の
とき２の補数制御信号ＩＶＴ（１）。
，２０１，２０２が対応する乗算係数の項係数が−１の
とき２の補数制御信号ＩＶＴ（１）。
Ｉ ＶＴ（２＞、 Ｉ ＶＴ（３）が１″となりデータ
のビット反転を実行し、同時に、２の補数制御信号工Ｖ
Ｔ（１）、 Ｉ ＶＴ（２）、 Ｉ ＶＴ（３） ？、
：より加算器２２０．２２１，２２２のキャリー入力（
ＣＩ ’）に″１″が入力されて、２の補数演算を行い
、同時に、加算器２２０，２２１，２２２はインバータ
２１０．２１１．２１２の出力データを加算して、乗算
入力データＸと乗算係数のＹの乗算を実行する。
のビット反転を実行し、同時に、２の補数制御信号工Ｖ
Ｔ（１）、 Ｉ ＶＴ（２）、 Ｉ ＶＴ（３） ？、
：より加算器２２０．２２１，２２２のキャリー入力（
ＣＩ ’）に″１″が入力されて、２の補数演算を行い
、同時に、加算器２２０，２２１，２２２はインバータ
２１０．２１１．２１２の出力データを加算して、乗算
入力データＸと乗算係数のＹの乗算を実行する。
加算器２２２は外部からの加算入力にと乗算結果との加
算に用いることも可能である。
算に用いることも可能である。
本発明によると、セレクタ、インバータおよび加算器の
キャリー入力を制御することにより予め定められた複数
の最小重み表示された乗算係数と入力データの乗算が節
単に実現でき、乗算係数が限定されている乗算器を簡単
化、小型化できるという効果がある。
キャリー入力を制御することにより予め定められた複数
の最小重み表示された乗算係数と入力データの乗算が節
単に実現でき、乗算係数が限定されている乗算器を簡単
化、小型化できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す乗算器の詳細ブロック図、第３図は従来の
一例を示すブロック図である。 １００−１，１００−２．・・・１００−ｍ・・・セレ
クタ、１０１−１，１０１−２．・・・、１．０１−ｍ
・・・スイッチ制御インバータ、１０２・・・加算回路
、２００．２０１，２０２・・・セレクタ、２１１，２
１２．２１３・・・スイッチ制御インバータ、２２０２
２１．２２２・・・キャリー入力付き加算器、３０１・
・・Ｂｏｏｔｈのアルゴリズムの論理回路、３０２・・
・Ｘ、２Ｘの切り替え回路、３０３・・・加減算切り替
え回路、３０４・・・桁上げ先見法加算回路、３０５・
・・最上位ビット処理回路。
第１図に示す乗算器の詳細ブロック図、第３図は従来の
一例を示すブロック図である。 １００−１，１００−２．・・・１００−ｍ・・・セレ
クタ、１０１−１，１０１−２．・・・、１．０１−ｍ
・・・スイッチ制御インバータ、１０２・・・加算回路
、２００．２０１，２０２・・・セレクタ、２１１，２
１２．２１３・・・スイッチ制御インバータ、２２０２
２１．２２２・・・キャリー入力付き加算器、３０１・
・・Ｂｏｏｔｈのアルゴリズムの論理回路、３０２・・
・Ｘ、２Ｘの切り替え回路、３０３・・・加減算切り替
え回路、３０４・・・桁上げ先見法加算回路、３０５・
・・最上位ビット処理回路。
Claims (1)
- 【特許請求の範囲】 ２の補数表示の乗算入力データＸと２を基数とする（ｎ
＋１）ビットの最小重み表示の予め定められたＭ個の乗
算係数 ▲数式、化学式、表等があります▼（０≦ｊ＜Ｍ） （乗算係数の項係数ｙ＿ｊは０、１、−１のいずれか、
乗算係数の非零の項係数の数はｍ≦（（ｎ／２）＋１）
である）の乗算を行い、２の補数表示の乗算結果 ▲数式、化学式、表等があります▼（０≦ｊ＜Ｍ） を出力する乗算器において、前記乗算係半零の項係数が
ｉビットの位置にある場合に前記乗算入力データをｉビ
ット左シフトしたシフトデータを前記乗算係数の非零の
各項係数について用意し前記Ｍ個の各乗算係数の項係数
の非零の項係数に対する前記シフトデータを入力とし乗
算係数選択信号（ＳＥＬ）により１個を選択し出力する
第１、第２、・・・、第ｍのセレクタと、前記第１、第
２、・・・、第ｍのセレクタに１個ずつ接続され後記ｍ
個のスイッチ制御インバータに対してそれぞれに入力さ
れるｍ個の２の補数演算制御信号ＩＶＴ（１）、ＩＶＴ
（２）、・・・、ＩＶＴ（ｍ）が“１”の場合ビット反
転を行い“０”の場合ビット反転を行わない第１、第２
、・・・第ｍのスイッチ制御インバータと、前記Ｍ個の
２の補数制御信号ＩＶＴ（１）、ＩＶＴ（２）、・・・
、ＩＶＴ（ｍ）がキャリー入力（ＣＩ）され前記第１、
第２、・・・、第ｍのスイッチ制御インバータの出力デ
ータの加算を行い出力データを乗算結果とする加算回路
とを含むことを特徴とする乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304385A JP2606339B2 (ja) | 1988-11-30 | 1988-11-30 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304385A JP2606339B2 (ja) | 1988-11-30 | 1988-11-30 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02148326A true JPH02148326A (ja) | 1990-06-07 |
| JP2606339B2 JP2606339B2 (ja) | 1997-04-30 |
Family
ID=17932381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63304385A Expired - Lifetime JP2606339B2 (ja) | 1988-11-30 | 1988-11-30 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606339B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553770A (ja) * | 1991-08-29 | 1993-03-05 | Sanyo Electric Co Ltd | シフト加算方式を用いた乗算回路 |
| JP2021519455A (ja) * | 2018-03-30 | 2021-08-10 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 大規模並列ニューラル推論コンピューティングのためのシステムおよび方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6371728A (ja) * | 1986-09-12 | 1988-04-01 | Matsushita Electric Ind Co Ltd | 演算処理装置および演算処理方法 |
-
1988
- 1988-11-30 JP JP63304385A patent/JP2606339B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6371728A (ja) * | 1986-09-12 | 1988-04-01 | Matsushita Electric Ind Co Ltd | 演算処理装置および演算処理方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553770A (ja) * | 1991-08-29 | 1993-03-05 | Sanyo Electric Co Ltd | シフト加算方式を用いた乗算回路 |
| JP2021519455A (ja) * | 2018-03-30 | 2021-08-10 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 大規模並列ニューラル推論コンピューティングのためのシステムおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2606339B2 (ja) | 1997-04-30 |
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