JPH02118838A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロプロセッサに関し、例えばその割
り込み回路に利用して有効な技術に関するものである。

〔従来の技術〕

割り込みモジュールがマイクロプロセッサに対して割り
込み要求をしたとき、マイクロプロセッサはそれを受は
付けると割り込みモジュールに対して割り込み分岐先を
示すベクタの送出を要求する。それに対して割り込みモ
ジュールは、割り込み要因により決められたベクタをマ
イクロプロセッサに送出する。マイクロプロセッサはそ
のベクタを取り込み、アドレス情報に変換して割り込み
処理プログラムへ分岐する。

このような外部ベクタの割り込み方式に関しては、例え
ば、丸首＠１９８３年３月３０日発行ｒ６８０００マイ
クロコンピュータ」頁１０１〜頁１０４がある。

〔発明が解決しようとする課題〕

上記の割り込みベクタ送出方式においては、マイクロプ
ロセッサが割り込みモジュールから受は取ったベクタが
、割り込み誤設定又は割り込みモジュール及び伝送系の
故障や雑音等により誤っていた場合、マイクロプロセッ
サは誤ったアドレスに分岐することになり、プログラム
暴走状態になるという問題がある。このように、従来の
割り込みベクタ送出方式には、信頬性の点で重大な欠陥
を持つものである。

この発明の目的は、高信頼性の割り込み処理機能を持つ
マイクロプロセッサを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、マイクロプロセッサに対して割り込みモジュ
ールから送られた割り込み先を示すベクタを予め登録さ
れているベクタと比較して異常割り込みを検出する機能
を付加する。

〔作　用〕

上記した手段によれば、誤ったベクタの設定や伝送系の
故障や雑音があっても、予め登録されたベクタ以外のベ
クタを検出するとエラーとして処理することができるか
ら割り込み処理の高信頼性を実現することができる。

〔実施例〕

第１図には、この発明が適用されたマイクロコンピュー
タシステムの一実施例のブロック図が示されている。同
図には、この発明に係る異常割り込みベクタ検出機能の
理解を容易にするため、マイクロプロセッサと１つの割
り込みモジュールからなる最も基本的な小規模なシステ
ムが例として示されている。

この実施例のマイクロプロセッサは、破線で示されたよ
うに、従来と同様なプロセッサＣＰＵと、異常割り込み
検出動作を行う割り込みベクタ登録テーブルＩ　ＶＲＴ
及びベクタ比較回路■ＣＰとから構成される。割り込み
ベクタ登録テーブルＩＶＲＴは、各割り込みモジュール
における各割り込み要因にそれぞれ一対一に対応した複
数からなるベクタが登録されている。ベクタ比較回路ｖ
ＣＰは、上記割り込み登録テーブルＩＶＲＴに登録され
ている複数からなるベクタＶＩＮＴと、割り込みモジュ
ールＬＣからデータバスＤＡＴＡを通してマイクロプロ
セッサ側に供給されたベクタとを比較し、−敗／不一致
の検出動作を行う。もしも、割り込みモジュールＬＣか
ら供給された割り込みベクタが、上記割り込みベクタ登
録テーブルＩＶＲＴに存在しないなら、ベクタエラー信
号ＶＥＥＲを形成してプロセッサＣＰｔＪに伝える。

割り込みモジュールＬＣは、プロセッサＣＰＵに対して
割り込み要求信号ＩＲＱを送出させる。

これに対応して、プロセッサＣＰＵは、割り込みモジュ
ールＬＣに対して、割り込みベクタ要求の制御信号Ｃ０
ＮＴを送出する。この割り込みベクタ要求の制御信号Ｃ
０ＮＴは、上記ベクタ比較回路ｖｃｐにも供給され、こ
の制御信号Ｃ０ＮＴを利用して比較動作のタイミング制
御が行われるものである。

なお、実際のマイクロコンピュータシステムでは、アド
レスバスや他の制御信号やタイミング信号も存在するが
、この発明に係る異常割り込み検出動作には使用しない
ので、同図では省略されている。

割り込みモジュールＬＣは、割り込み要求信号ＩＲＱを
ロウレベルにアサートしてプロセッサＣＰＵに対して割
り込みの要求を伝える。プロセッサＣＰＵは、その割り
込みを受は付けると、割り込みモジュールＬＣに対して
割り込み制御信号Ｃ０ＮＴをロウレベルにアサートして
、その割り込み処理を行うための分岐先を知らせるベク
タの送出要求を行う。割り込みモジュールＬＣは、その
割り込み要因に対応したベクタをデータバスＤＡＴＡを
通してマイクロプロセッサ側に送り返す。

プロセッサＣＰＵは、そのベクタを取り込んでシストす
るなどしてアドレス情報に変換する。これと並行して、
ベクタ比較回路■ＣＰは、上記送り返されたベクタを割
り込みベクタ登録テーブルに格納されている複数のベク
タＶＩＮＴの中に存在するか比較する。この比較動作に
おいて、上記υ１り込みモジュールＬＣから返送されて
きたベクタが、上記割り込みベクタ登録テーブルｒＶＲ
Ｔに登録されている割り込みベクタＶＩＮＴの中に存在
しないと、ベクタ比較回路■ＣＰはベクタエラー信号Ｖ
ＥＲＲをプロセッサＣＰＵに伝える。

プロセッサＣＰＵは、上記ベクタエラー信号■ＥＲＲが
アサートされると、それに応じて上記割り込み処理のた
めの動作を中止し、その割り込みを無効として処理する
等のエラー処理を行う。このエラー処理において、単に
上記割り込み要求を無効としたのでは、同じ異常割り込
みが′ｍ続して行われる虞れがあるため、特に制限され
ないが、プロセッサＣＰＵは、−旦制御信号Ｃ０ＮＴを
ハイレベルにネゲートした後に、再度ロウレベルにアサ
ートして、割り込みベクタの返送を要求するようにして
もよい。この２回目に返送されてきたベクタも上記割り
込みベクタ登録テーブルＩＶＲＴに登録されていないと
き、プロセッサＣＰＵは、その割り込み処理を無効にす
るとともに、システムエラーが存在することを表示する
等の適当な動作を行うようにする。

第２図には、上記割り込みベクタ登録テーブルＩＶＲＴ
とベクタ比較回路の一実施例の具体的回路図が示されて
いる。

この実施例では、割り込みベクタ登録機能とベクタ比較
機能とを内容呼び出しメモリ　（ｃｏｎｔｅｎｔ−ａｄ
ｄｒｅｓｓｅｄ　ｎｌｅｍＯｒｙ％以下単にＣＡＭと呼
ぶ場合がある）を利用して構成される。

同図の各回路ブロックは、公知のＭＯ３集積回路の製造
技術によって、特に制限されないが、プロセッサＣＰＵ
とともに単結晶シリコンのような１個の半導体基板上に
おいて形成される。

入力（問い合わせ）レジスタＲＥＧは、割り込みモジュ
ールＬＣ側から返送されたυＪり込みベクタがキー（問
い合わせ内容）としてセントされる。

この入力レジスタＲＥＧに入力される信号は、後述する
ように既に登録された割り込みベクタとの照合信号であ
ることの他、後述するように割り込みベクタを登録する
ときにも使用される。

ＣＡＭは、記憶機能と比較論理機能とを持つマトリック
ス配置された複数のメモリセルＣＥＬから構成される。

例えば、横の行には上記入力レジスタＲＥＧと同じビッ
ト数のメモリセルが配置され、縦の列には、格納される
割り込みベクタの最大数に対応されたメモリセルが配置
される。

上記メモリセルＣＥＬの具体的回路構成は、同図に拡大
して示しているように、次の回路により構成される。

上記記憶機能は、その入力と出力とが交差接続された２
つのＣＭＯＳインバータ回路Ｎ１とＮ２により構成され
たフリップフロップ回路により実現される。

比較論理機能は、ワード線ＷＬと回路の接地電位との間
にそれぞれ直列接続された２つのＭＯ３ＦＥＴＱＩ、Ｑ
２及びＱ３とＱ４とにより実現される。すなわち、上記
ＭＯ３ＦＥＴＱ２とＱ４のゲートには、上記フリップフ
ロップ回路の一対の相補出力信号が供給され、ＭＯ３Ｆ
ＥＴＱＩとＱ２のゲートには、上記入力レジスタＲＥＧ
を介して供給される一対の相補入力信号ｄｉとｄｉが供
給される。以下、この実施例において、これらの入力信
号ｄｉ、ｄｉが供給される信号線を相補データ線と呼ぶ
こととする。

上記フリップフロップ回路への書き込みのために、上記
フリップフロップ回路の一対の入出力端子には、上記一
対の相補データ線ｄｉ、ｄｉと交差接続される書き込み
用ＭＯ３ＦＥＴＱ５．Ｑ６が設けられる。これらの書き
込み用ＭＯＳ　Ｆ　ＥＴＱ５．Ｑ６のゲートは、書き込
みワード綿線ＷＥＬに接続される。上記ワード！ＩＡＷ
Ｌと書き込みワード線ＷＥＬは、上記第２図に示したＣ
ＡＭの横の行に対応して配置され、相補データ線は縦の
列に対応して配置される。上記ワード線ＷＬには、図示
しないがプリチャージ回路又は適当な負荷抵抗手段が設
けられる。

例えば、非反転の入力信号ｄｉをハイレベルに、反転の
入力信号ｄｉをロウレベルにし、１つの書き込みワード
線ＷＥＬをハイレベルにして書き込みの指示を行うと、
それに結合されるインバータ回路Ｎ１の出力がロウレベ
ルに、インバータ回路Ｎ２の出力がハイレベルにされる
。このような記憶情報が書き込まれた状態において、比
較論理回路を構成するＭＯ３ＦＥＴＱ４はオン状態に、
ＭＯ３ＦＥＴＱ２はオフ状態にされている。

このような記憶情報が保持された状態において、上記同
様に入力信号ｄｉがハイレベルに、ｄｉがロウレベルが
供給されると、ＭＯ３ＦＥＴＱＩはオン状態に、ＭＯ３
ＦＥＴＱ３はオフ状態にされる。したがって、ワード線
ＷＬはハイレベルに維持される。もしも、上記記憶情報
と異なるように、入力信号ｄｉがロウレベルで入力信号
ｄｉがハイレベルなら、ＭＯ３ＦＥＴＱ３とＱ４を介し
てワード線ＷＬがロウレベルにされる。

１つのワード線ＷＬに結合されたメモリセルにおいて、
全てのメモリセルの比較論理が一致しているなら、その
ワード線ＷＬはハイレベルのヒントレベルになる。もし
も１つでも比較論理が不一致なら、そのメモリセルを介
してワード線ＷＬはロウレベルにされる。

第２図において、上記・構成のメモリセルマトリックス
からなるＣＡＭの各ワード線の信号は、特に制限されな
いが、オア（ＯＲ）ゲート回路に入力される。このオア
ゲート回路の具体的構成は、図示しないが、例えば並列
接続されたＭＯＳＦＥＴから構成される。すなわち、対
応するワード線ＷＬにそれぞれゲートが結合されたＭＯ
Ｓ　Ｆ　ＥＴが並列形態に接続され、そのドレインに負
荷ＭＯ３ＦＥＴ又はプリチャージＭＯＳＦＥＴが設けら
れる。

この構成において、いずれか１つでもヒツトしたワード
線が存在する場合、言い換えるならば、上記フリップフ
ロップ回路に登録されたベクタと同じベクタが入力され
ると、それに対応してワード線のＭＯＳＦＥＴがオン状
態になって、出力信号ＶＥＥＲをロウレベルにする。こ
れに対して、入力されたベクタと同じベクタが存在しな
いなら、全ワード線ＷＬがロウレベルになって、オアゲ
ート回路の出力信号ＶＥＥＲをハイレベルの不一致信号
とする。

このようなＣＡＭを用いると、複数の登録されたベクタ
の中に割り込みモジュールＬＣから返送された割り込み
ベクタが存在するか否かが１回の比較動作によって高速
に検出することができる。

すなわち、通常のメモリを用いる場合のように、複数の
登録された割り込みベクタを逐−読み出して、返送され
た割り込みベクタと比較する必要がない。

なお、上記割り込みベクタの登録のために、書き込みワ
ード線ＷＥＬは、シフトレジスタ又はアドレスデコーダ
等により逐一選択され、上記入力レジスタＲＥＧを通し
て登録すべき割り込みベクタの書き込みが行われるもの
である。登録すべき割り込みベクタが固定的で良い場合
、上記インバータ回路Ｎ１とＮ２からなるフリップフロ
ップ回路はマスクＲＯＭ又は電気的に書き込み又は書き
換え可能な不揮発性記憶素子を用いた記憶回路に置き換
える構成としてもよい。

また、入力レジスタＲＥＧにマスタレジスタを設けて、
特定のビットをマスクする構成としてもよい。すなわち
、上記のメモリセルＣＥＬの場合、相補データ線ｄｉ、
ｄｉを共にロウレベルにすれば、ＭＯ３ＦＥＴＱＩとＱ
３が共にオフ状態になって、記憶情報によってオン状態
／オフ状態にされるＭＯ３ＦＥＴＱ２及びＱ４に無関係
にそのビットを強制的に一致状態とすることができ、入
力ビットのマスクが可能になる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）マイクロプロセッサに対して割り込みモジュール
から送られた割り込み先を示すベクタを予め登録されて
いるベクタと比較して異常割り込みを検出する機能を付
加することにより、誤ったベクタの設定や伝送系の故障
や雑音があっても割り込みエラーとして処理することが
できる。これにより、誤ったデータ処理やプログラムの
暴走を防ぐことができるからシステムの高信頼性を実現
できるという効果が得られる。

（２）上記割り込みベクタの登録と比較を行う回路とし
て、内容呼び出しメモリを利用することにより、簡単な
構成で高速に返送されたベクタと登録されているベクタ
との一致／不−敗を検出することができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記割り込み
ベクタ登録テーブルとベクタ比較回路とは、マイクロプ
ロセッサとは別の半導体集積回路等により構成し、エラ
ー信号ＶＥＥＲをマイクロプロセッサの適当なエラー情
報入力端子に供給する構成を採るものであってもよい。

また、割り込みベクタ登録テーブルは、ＲＡＭ、ＲＯＭ
又はレジスタ等のような記憶回路から構成してもよい。

ベクタ比較回路により形成されたエラー信号ＶＥＲＲに
対応してプロセッサＣＰＵにおいて行われるエラー処理
は、その割り込み処理を実質的に無効にする処理を含む
ものであれば何であってもよい。

この発明は、割り込み処理機能を持つ各種マイクロプロ
センサに広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、マイクロプロセッサに対して割り込みモジ
ュールから送られた割り込み先を示すベクタを予め登録
されているベクタと比較して異常割り込みを検出する機
能を付加することにより、誤ったベクタの設定や伝送系
の故障や雑音があっても割り込みエラーとして処理する
ことができるから誤ったデータ処理やプログラムの暴走
を防ぐことができる。

【図面の簡単な説明】

第１図は、この発明が適用されたマイクロコンピュータ
システムの一実施例を示すブロック図、第２図は、その
割り込みベクタ登録テーブルとベクタ比較回路の一実施
例を示す具体的回路図である。 ＣＰＵ・・プロセッサ、Ｉ　ＶＲＴ・・割り込み登録テ
ーブル、■ＣＰ・・ベクタ比較回路、ＬＣ・・割り込み
モジュール、ＤＡＴＡ・・データバス、ＣＥＬ・・メモ
リセル、Ｎｌ、Ｎ２・・インバータ回路、ＲＥＧ・・入
力レジスタ、ＣＡＭ・・内容呼び出しメモリ、ｄｉ、ｄ
ｉ・・相補データ線、ＷＬ・・ワード線、ＷＥＬ・・書
き込みワード線 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、割り込みモジュールから送られた割り込み先を示す
   ベクタを受け、予め登録されているベクタと比較して異
   常割り込みを検出する機能を持つことを特徴とするマイ
   クロプロセッサ。 ２、上記登録されたベクタと入力されたベクタとを比較
   する回路は、内容呼び出しメモリを利用して構成される
   ものであることを特徴とする特許請求の範囲第１項記載
   のマイクロプロセッサ。 ３、上記異常割り込み検出機能を持つマイクロプロセッ
   サは、１チップの半導体集積回路により構成されるもの
   であることを特徴とする特許請求の範囲第１又は第２項
   記載のマイクロプロセッサ。