JPS6376194A

JPS6376194A - 半導体記憶装置

Info

Publication number: JPS6376194A
Application number: JP61219588A
Authority: JP
Inventors: Yasushi Nagashima; 永島　靖; Hitoshi Kawaguchi; 仁川口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-09-19
Filing date: 1986-09-19
Publication date: 1988-04-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
演算書き込み機能を有するデュアル・ポート・メモリ等
に利用して特に有効な技術に関するものである。

〔従来の技術〕

文字あるいは図形等をＣＲＴ　（陰極線管）の画面上に
表示させるための画像用フレームパンツアメモリ等に用
いられ、マスク演算等を行うための演Ｎｆき込み機能を
有するデュアル・ポート・メモリについて、例えば日経
マグロウヒル社発行、１９８６年３月２４日イ寸ｒ日経
エレクトロニクスｊの２４３頁〜２６４頁に記載されて
いる。

〔発明が解決しようとする問題点〕

上記のようなデュアル・ポート・メモリには、記憶デー
タを所定の複数ビット単位でランダムに入出力するラン
ダム・アクセス・ボートと、記憶データをワード線すな
わちメモリアレイの行単位でシリアルに入出力するシリ
アル・アクセス・ボートが設けられる。また、このラン
ダム・アクセス・ボートには、第３図に示すように、演
算論理ユニットＡＬＵが設けられ、外部からデータ人力
バッファＤＩＢを介して入力される書き込みデータと指
定されたアドレスのメモリセルから予め読み出されデー
タラッチＤＬに保持される記憶データの各種演算が行わ
れる。データラッチＤＬに保持される記憶データと演算
論理ユニッ１−ＡＬＵの出力信号は、データマージ回路
ＤＭによって選択され、さらにマスクデータラッチＭＤ
Ｌに保持されるマスクデータに従って選択的に書き込み
アンプＷＡに伝達される。これにより、書き込みデータ
の演算処理とピント単位のマスク処理を行うことができ
る。

ところが、上記のようなデュアル・ポート・メモリを、
第３図に示すように、例えばパリティビットを含む９ビ
ツトのデータバス１０１−ＩＯ２及びＩＯＰを介して誤
り検出機能を有する系に接続した場合、誤り検出機能が
正常に機能しないものとなる。すなわち、前述のように
、このデュアル・ポート・メモリは演算書き込み機能と
マスク機能を有するため、実際にメモリセルに書き込ま
れるデータは入力されたパリティビットを意識すること
なく更新されてしまう。したがって、その後デュアル・
ポート・メモリから読み出される記憶データは、正常な
パリティビットが付加されていないため、処理装置側で
パリティ異常が検出されてしまうものである。このこと
は、このデュアル・ポート・メモリが、例えばサイクリ
ックコード等を用いた誤り訂正機能を有する系に接続さ
れる場合も同様であり、せっかくの誤り検出機能又は誤
り訂正機能が無意味なものとなって系としての信頼性が
損なわれる。

この発明の目的は、新しい機能を有するデュアル・ポー
ト・メモリ等の半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
演算書き込み機能及び／又はマスク機能を有するデュア
ル・ポート・メモリ等の半導体記憶装置に、論理演算処
理又はマスク処理が施された後の書き込みデータにさら
に誤り検出又は誤り訂正のための符号を付加する符号付
加回路を設けるものである。

〔作　　用〕

上記手段によれば、論理演算処理又はマスク処理が施さ
れた後の書き込みデータにも正常な誤り検出又は誤り訂
正符号が付加されるため、演算暑き込み機能及び／又は
マスク機能を有する半導体記憶装置を含み、誤り検出機
能又は誤り訂正機能を有する系の信頼性を向上できる。

〔実施例〕

第２図には、この発明が通用されたデュアル・ポート・
メモリの一実施例のブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

この実施例のデュアル・ポート・メモリには、ダイナミ
ック型ＲＡＭを基本構成としパリティビットを含む９ビ
ット単位の記憶データをランダムに入出力するランダム
・アクセス・ボートと、記憶データをワード線単位でシ
リアルに入出力するシリアル・アクセス・ボートが設け
られる。これにより、デュアル・ポート・メモリは、一
連のシリアル入出力動作を実行しながら同時にランダム
・アクセス・ボートによるランダムアクセスを行うこと
を可能にしている。

ランダム・アクセス・ボートに含まれるランダム入出力
回路ＲＩＯには、マスク演算等を行うための演算論理ユ
ニットＡＬＵが設けられ、この演算論理ユニソ）ＡＬＵ
を制御するための機能制御回路ＦＣが設けられる。また
、このランダム入出力回路ＲＩＯには、データマージ回
路ＤＭ及びマスクデータラッチＭＤＬが設けられる。こ
れにより、この実施例のデュアル・ポート・メモリは、
演算論理ユニットＡＬＬＩの出力信号をマスクデークラ
ッチＭＤＬに保持されるマスクデータに従って選択的に
指定されたメモリセルに書き込むいわゆるマスク機能を
持つ。さらに、この実施例のランダム入出力回路ＲＩＯ
には、データマージ回路ＤＭの出力信号すなわち演算処
理とマスク処理が施された後の書き込みデータに、新し
くパリティビットを付加するためのパリティ付加回路Ｐ
Ｃが設けられる。

この実施例のデュアル・ポート・メモリには、外部の装
置から、通常のダイナミック型ＲＡＭで用いられるロウ
アドレスストローブ信号ＲＡＳ。

カラムアドレスストローブ信号σＡｓ及びライトイネー
ブル信号Ｗ１等の制御信号の他、ランダム・アクセス・
ボートとシリアル・アクセス・ボートとの間のデータ転
送制御に用いられるデータ転送制御信号ＤＴ１０Ｅと、
シリアル・アクセス・ボートの入出力切り換え制御に用
いられるシリアル出力制御信号「テ下及びシリアル入出
力時において同期信号として用いられるシリアルクロッ
ク信号ＳＣが入力される。

この実施例のデュアル・ポート・メモリのランダム・ア
クセス・ボートには、特に制限されないが、９個のメモ
リアレイＭ−ＡＲＹ　１〜Ｍ−ＡＲＹ８及びＭ−ＡＲＹ
Ｐが設けられ、それぞれのメモリアレイに対応してセン
スアンプ５ＡＩ−３Ａ８及びＳＡＰ、カラムスイッチＣ
３ＷＩ〜Ｃ５Ｗ８及びｃｓｗｐが設けられる。また、メ
モリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ８及びＭ−ＡＲＹ
Ｐに共通に、ランダム・アクセス・ボート用カラムアド
レスデコーダＲＣＤ及びロウアドレスデコーダＲＤが設
けられる。これらのアドレスデコーダは、半導体基板上
のメモリアレイの配置に応じて、複数個設けられること
もある。第２図には、メモリアレイＭ−ＡＲＹ１とその
周辺回路が、例示的に示されている。なお、メモリアレ
イＭ−ＡＲＹＰ及びその周辺回路は、誤り検出用のパリ
ティビットを記憶するために用いられる。

第２図において、メモリアレイＭ−ＡＲＹ１は、同図の
垂直方向に配置されるｍ＋１本のワード線Ｗ　Ｏ％　Ｗ
　ｍと、同図の水平方向に配置されるｎ＋１組の相補デ
ータ線ＤＯ・ＤＯ＝Ｄｎ−Ｄｎ及びこれらのワード線と
相補データ線の交点に配置される（ｍ＋　１）ｘ　（ｎ
　＋１）（囚のメモリセルにより構成される。

各ワード線は、ロウアドレスデコーダＲＤに結合され、
Ｘアドレス信号ＡＸＯ〜ＡＸｉに指定される一本のワー
ド線が選択される。

ロウアドレスデコーダＲＤは、ロウアドレスバッファＲ
ＡＤＢから供給される相補内部アドレス信号上ｘＯ〜土
ｘｉ（ここで、例えば外部から供給されるＸアドレス信
号ＡＸＯと同相の内部アドレス信号ａｘＱと逆相の内部
アドレス信号ａｘＱをあわせて相補内部アドレス信号ａ
ｘＱのように表す、以下同じ）をデコードし、Ｘアドレ
ス信号ＡＸＯ＝ＡＸｉに指定される一本のワード線を選
択し、ハイレベルの選択状態とする。ロウアドレスデコ
ーダＲＤによるワード線の選択動作は、タイミング制御
回路ＴＣから供給されるワード線選択タイミング信号φ
Ｘに従って行われる。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから供給されるロウアドレス信号を受け、相
補内部アドレス信号ａｘＱ〜ａｘｉを形成して、ロウア
ドレスデコーダＲＤに（Ａ給する。この実施例のダイナ
ミック型ＲＡ　Ｍでは、ロウアドレスを指定するための
Ｘアドレス信号ＡＸＯ〜ＡＸｉとカラムアドレスを指定
するためのＹアドレス信号ＡＹＯ〜ＡＹｉは、同一の外
部端子ＡＯ〜Ａｉを介して時分割されて供給されるいわ
ゆるアドレスマルチプレクス方式を採っている。

このため、Ｘアドレス信号ＡＸＯ〜ＡＸｉはロウアドレ
スストローブ信号ＲＡＳの立ち下がりに同期して外部端
子ＡＯ〜Ａｊに供給され、Ｙアドレス信号ＡＹＯ〜ＡＹ
ｉはカラムアドレスストローブ信号ＣＡＳの立ち下がり
に同期して外部端子ＡＯ〜Ａｉに供給される。さらに、
この実施例のダイナミック型ＲＡＭには、メモリセルの
記憶データを所定の周期内に読み出し・再書き込みする
ための自動リフレッシュモードが設けられ、この自動リ
フレッシュモードにおいてリフレッシュすべきワード線
を指定するためのリフレッシュアドレスカウンタＲＥＦ
Ｃが設けられる。

アドレスマルチプレクサＡＭＸは、タイミング制御回路
ＴＣから供給されるタイミング信号φｒｅｆがロウレベ
ルとされる通常のメモリアクセスモードにおいて、外部
端子ＡＯ〜Ａｔを介して外部の装置から供給されるＸア
ドレス信号ＡＸＯ〜ＡＸｉを選択し、タイミング信号φ
ｒｅｆがハイレベルとされる自動リフレッシュモードに
おいて・、リフレッシュアドレスカウンタＲＥＦＣから
出力されるリフレッシュアドレス信号ｃｘＱ〜ｃｘｉを
選択する。

前述のように、Ｘアドレス信号ＡＸＯ〜ＡＸｉはロウア
ドレスストローブ信号ＲＡＳの立ち下がりに同期して外
部端子Ａｏ−Ａｉに供給されるため、ロウアドレスバン
ファＲＡＤＢによるロウアドレス信号の取り込みは、夕
・イミング制御回路ＴＣにおいてロウアドレスストロー
ブ信号ＲＡＳの立ち下がりを検出して形成されるタイミ
ング信号φａｒに従って行われる。

一方、メモリアレイＭ　　ＡＲＹＩの相補データ線ＤＯ
−Ｄｏ〜Ｄｎ−σ１は、その一方において、カラムスイ
ッチＣ３ＷＩの対応するスイッチＭＯ３ＦＥＴに結合さ
れ、さらにこれらのスイッチＭＯＳＦＥＴを介して選択
的に相補共通データ線−ｇ−ＤＩ（ここで、相補共通デ
ータ線を構成する非反転信号線ＣＤＩ及び反転信号線Ｃ
ＤＩをあわせて相補共通データ線見Ｄ１のように表す、
以下同じ）に接続される。

カラムスイッチＣ３ＷＩは、それぞれ対応する相補デー
タ線に結合されるｆｉ＋ｌ対のスイッチＭＯＳＦＥＴに
よって構成される。これらのスイッチＭＯ３ＦＥＴ対の
他方の端子は、相補共通データ線を構成する非反転信号
線ＣＤＩ又は反転信号線ＣＤＩに共通に結合される。こ
れにより、カラムスイッチＣ３ＷＩは相補データ線ＤＯ
・５１〜Ｄｎ−真と共通相補データ線−ＣＤＩとを選択
的に接続させる。カラムスイッチＣ３ＷＩを構成する各
対の二つのスイッチＭＯ３ＦＥＴのゲートはそれぞれ共
通接続され、ランダム・アクセス・ボート用カラムアド
レスデコーダＲＣＤによって形成されるデータ線選択信
号が供給される。

ランダム・アクセス・ボート用カラムアドレスデコーダ
ＲＣＤは、カラムアドレスバッファＣＡＤＢから供給さ
れる相補内部アドレス信号ａｙＱ〜ａｙｉをデコードし
、タイミング制御回路ＴＣから供給されるデータ線選択
タイミング信号φｙｒに従って、上記データ線選択信号
を形成し、カラムスイッチＣ３ＷＩ−Ｃ３Ｗ４に供給す
る。　。

カラムアドレスバッファＣＡＤＢは、タイミング制御回
路ＴＣに８いてカラムアドレスストローブ信号ＣＡＳの
立ち下がりを検出して形成されるタイミング信号φａｃ
に従って、外部端子ＡＯ〜Ａｉを介して供給されるＹア
ドレス信号ＡＹＯ−ＡＹｉを入力し、保持するとともに
、相補内部アドレス信号ａｙＱ−ａｙｉを形成して、ラ
ンダム・アクセス・ボート用カラムアドレスデコーダＲ
ＣＤに供給する。

メモリアレイＭ　−Ａ　ＲＹ　１の相補データ線ＤＯ・
丁τ〜Ｄｎ−Ｌ）ｎは、その他方において、センスアン
プＳＡＩの対応する単位回路に結合され、さらにシリア
ル・アクセス・ボートのデータレジスタＤＲＩの対応す
る単位回路に結合される。

センスアンプＳＡＯの各単位回路は、交差接続される二
つのＣＭＯＳイン八′−へ回路からなるラッチをその基
本構成とする。これらのセンスアンプ単位回路は、タイ
ミング制御回路ＴＣから供給されるタイミング信号φｐ
ａによって一斉に動作状態とされ、メモリセルからそれ
ぞれ対応する相補データ線に出力される微小読み出し信
号を増幅し、ハイレベル／ロウレベルの２値信号とする
。

Ｙアドレス信号ＡＹＯ〜ＡＹｉにより指定される相補デ
ータ線が選択的に接続される相補共通データ線ＣＤＩは
、ランダム入出力回路ＲＩＯに結合される。このランダ
ム入出力回路ＲＩＯには、メモリアレイＭ−ＡＲＹ２〜
Ｍ−ＡＲＹ８及びＭ−ＡＲＹＰに対応して設けられる相
補共通データ線−ＣＤ２〜旦Ｄ８及び旦ＤＰが、同様に
結合される。

ランダム入出力回路ＲＩＯは、後述するように、データ
人カバフファＤＩＢ、データ出力バンファＤＯＢ、書き
込み増幅回路ＷＡ、読み出し増幅回路ＲＡ、データラッ
チＤＬ、マスクデークランチＭＤＬ、演算論理ユニット
ＡＬＵ、データマージ回路ＤＭ及びパリティ付加回路Ｐ
Ｃにより構成される。このうち、データ出力バッファＤ
ＯＢは、デュアル・ポート・メモリのランダム読み出し
モードに８いて、タイミング制御回路ＴＣから供給され
るタイミング信号φｒｒによって動作状態とされ、読み
出し増幅回路ＲＡを介して読み出される記憶データを、
入出力端子１０１〜１０８及びＩｏＰから外部の装置に
出力する。書き込み増幅回路ＷＡは、デュアル・ポート
・メモリのランダム書き込みモードにおいて、タイミン
グ制御回路ＴＣから供給されるタイミング信号φｒ−に
よって動作状態とされ、データマージ回路ＤＭからパリ
ティ付加回路ＰＣを介して供給される書き込みデータを
２値書き込み信号し、相補共通データ線旦Ｄ１〜−Ω−
Ｄ８及びＣＤＰに伝達する。また、マスクデータラフチ
ＭＤＬは、デュアル・ポート・メモリの演算モード設定
サイクルにおいて、タイミング制御回路ＴＣから供給さ
れるタイミング信号φ―Ｓに従って、入出力端子１０１
〜１０８及び１０Ｐを介して外部の装置から供給される
マスクデータを取り込む。

さらに、演算論理ユニッ）ＡＬＵは、デュアル・ポート
・メモリの演算書き込みサイクルにおいて、指定された
アドレスのメモリセルから読み出されデータラッチＤＬ
に保持される記憶デー、夕と外部から供給される書き込
みデータとの間で種々の演算処理を行う、この演算論理
ユニットＡＬＵには、ラスク演算等を行うための各種の
演算モードが用窓される。

演算論理ユニットＡＬＵの演算モードは、機能制御回路
ＦＣによって選択・指定される０機能制御回路ＦＣは、
デュアル・ポート・メモリの演算モード設定サイクルに
おいて、アドレス信号入力用外部端子ＡＯ〜Ａ３を介し
て供給される演算コードを保持する演算コードレジスタ
ＦＯＲと、その演算コードをデコードし演算論理ユニ７
トＡＬＵの演算モードを選択・指定するための演算コー
ドデコーダＦＣＤを含む。このうち、演算コードレジス
タＦＣＲは、デュアル・ポート・メモリの演算モード設
定サイクルにおいて、タイミング制御回路ＴＣから供給
されるタイミング信号φｒａｓに従って、アドレス入力
用外部端子ＡＯ〜Ａ３を介して供給される演算コードを
取り込み、機能制御回路ＦＣの演算コードデコーダＦＣ
Ｄに送る。演算コードデコーダＦＣＤは、これらの演算
コードをデコードして演算モード選択信号ａｍＯ〜ａｍ
１５を形成し、ランダム入出力回路ＲＩＯの演算論理ユ
ニットＡＬＵの演算モードを指定する。

これらのランダム入出力回路ＲＩＯ及び機能制御回路Ｆ
Ｃの構成と動作については、後で詳細に説明する。

一方、この実施例のデュアル・ポート・メモリのシリア
ル・アクセス・ポートは、メモリアレイＭ−ＡＲＹＩ−
Ｍ−ＡＲＹ８及びＭ−ＡＲＹＰの各相補データ線に対応
して設けられるｎ＋ｌビフトのデータレジスタＤＲＩ−
ＤＲ８及びＤＲＰと、データセレクタＤＳＬ　ｌ〜ＤＳ
Ｌ８及びＤＳＬＰと、これらの９個のデータレジスタ及
びデータセレクタに共通に設けられるポインタＰＮＴ、
　　シリアル・アクセス・ポート用カラムアドレスデコ
ーダＳＣＤ及びシリアル入出力回路５１０によって構成
される。なお、ポインタＰＮＴ及びシリアル・アクセス
・ボート用カラムアドレスデコーダＳＣＤは、半導体基
板上におけるメモリアレイの配置の関係で複数個設けら
れることもある。第２図には、メモリアレイＭ−ＡＲＹ
Ｉに対応するデータレジスタＬ）Ｒ１及びデータセレク
タＤＳＬＩが例示的に示されている。

データレジスタＤＲＩは、メモリアレイＭ−ＡＲＹＩの
各相補データ線に対応して設けられるｎ＋１ビットのフ
リップフロップを含む、これらのフリップフロップの入
出力ノードと対応する相補データ線の非反転信号線及び
反転信号線の間には、データ転送用のスイッチＭＯ３Ｆ
ＥＴがそれぞれ設けられる。これらのスイッチＭＯ３Ｆ
ＥＴは、タイミング制御回路ＴＣから供給されるタイミ
ング信号φｄｔのハイレベルによって一斉にオン状態と
され、データレジスタＤＲＩの各フリップフロ７ブと選
択されたワード線に結合されるｎ　＋　１　ｉｉのメモ
リセルとの間で、記憶データの入出力が一斉にパラレル
に行われる。

データレジスタＤＲＩの各ビットの入出力端子は、さら
にデータセレクタＤＳＬ　１の対応するスイッチＭＯ３
ＦＥＴに結合される。データセレクタＤＳＬ１は、上述
のカラムスイッチＣ３ＷＩと同様な構成とされ、データ
レジスタＤＲＩの各ビットとシリアル入出力用相補共通
データ線ＣＤ５１を選択的に接続する。データセレクタ
ＤＳＬＩの各対のスイッチＭＯＳ　Ｆ　ＥＴのゲートは
それぞれ共通接続され、ポインタＰＮＴから対応するデ
ータレジスタ選択信号が供給される。

ポインタＰＮＴは、ｎ＋１ビットのシフトレジスタによ
り構成され、その最終ビットの出力端子ｐｓはその先頭
ビットの入力端子に結合される。

ポインタＰＮＴは、デュアル・ポート・メモリのシリア
ル入出力モードにおいて、タイミング制御回路ＴＣから
供給されるシフトクロック用タイミング信号φＣに従っ
て、ループ状のシフト動作を行う、ポインタＰＮＴの各
ピントは、さらにシリアル・アクセス・ボート用カラム
アドレスデコーダＳＣＤの対応する出力端子に結合され
る。

シリアル・アクセス・ボート用カラムアドレスデコーダ
ＳＣＤは、カラムアドレスバッファＣＡＤＢから供給さ
れる相補内部アドレス信号ａｙＱ〜土ｙｉをデコードし
、Ｙアドレス信号ＡＹ−０〜ＡＹｉで指定されるシリア
ル入出力の先頭ビットに対応するポインタＰＮＴのビッ
トのみを論理“１”とする。すなわち、シリアル入出力
モードにおいては、Ｘアドレス信号ＡＸＯ〜ＡＸｔによ
ってワード線が指定され、Ｙアドレス信号ＡＹＯ〜ＡＹ
ｉによってシリアル入出力を開始する先頭のカラムアド
レスが指定される。シリアル・アクセス・ボート用カラ
ムアドレスデコーダＳＣＤによってポインタＰＮＴの指
定されたビットに書き込まれた論理“１”の信号は、タ
イミング信号φＣに従ってポインタＰＮＴ内をループ状
にシフトされる。このように一つの論理″ｌ”の信号が
シフトされることによって、データセレクタＤＳＬＩに
は順次ハイレベルのデータレジスタ選択信号が供給され
、データレジスタＤＲＩの各ピントが次々にシリアル入
出力用相補共通データ線ＣＤＳ　１に接続される。これ
により、この実施例のデュアル・ポート・メモリは、記
憶データのシリアル入出力を任意のカラムアドレスから
開始することができる。

シリアル入出力用相補共通データ線−ＣＤＳ　Ｌは、シ
リアル入出力回路ＳＩＯに結合される。このシリアル入
出力回路ＳＩＯには、データレジスタＤＲ２〜ＤＲ８及
びＤＲＰとデータセレクタＤＳＬ２〜ＤＳＬ８及びＤＳ
ＬＰに対応して設けられるシリアル入出力用相補共通デ
ータ線ＣＤ５２〜旦ＤＳ８及び−ＣＤ５Ｐが同様に結合
される。シリアル入出力回路ＳＩＯは、シリアル入出力
用相補共通データ線交ＤＳ１〜−ＣＤＳ８及び旦ＤＳＰ
とシリアル入出力端子５ＩＯＩ〜５１０８及び５ＩＯＰ
に対応して設けられる９個のメインアンプとデータ入カ
バソファ及びデータ出カバソファを含む。

シリアル入出力回路５１０のデータ出力バンファは、デ
ュアル・ポート・メモリの読み出しデータ転送サイクル
において、タイミング制御回路ＴＣから供給されるタイ
ミング信号ψｓｒによって動作状態とされ、対応するシ
リアル入出力用相補共通データ線−ｇよりＳ１〜−ＣＤ
Ｓ８及び旦ＤＳＰを介して出力され対応するメインアン
プによって増幅される読み出しデータを、対応するシリ
アル入出力端子５Ｉｏ１〜５Ｉ０８及び５ＩＯＰから外
部ノ装置に出力する。また、シリアル入出力回路Ｓｌ０
のデータ人カバソファは、デュアル・ポート・メモリの
シリアルデータ書き込みサイクルにおいて、タイミング
制御回路ＴＣから供給されるタイミング信号φｓｗによ
って動作状態とされ、対応するシリアル入出力端子５Ｉ
ＯＩ〜５１０Ｂ及ヒ５１０Ｐを介して外部の装置から供
給される書き込みデータを相補署き込み信号とし、対応
するシリアル入出力用相補共通データ線ＣＤＳ　１〜立
ＤＳ８及び立ＤＳＰに伝達する。

タイミング制御回１ｉ！１）ＴＣは、外部から制御信号
として供給されるロウアドレスストローブ信号π忌、カ
ラムアドレスストローブ信号ＣＡＳ、　　ライトイネー
ブル信号Ｗ百、データ転送制御信号五下／σ了”及びシ
リアル出力制御信号「σ百によって、上記各種のタイミ
ング信号を形成し各回路に供給する。また、外部から供
給されるシリアルクロンク信号ＳＣにより、シリアル入
出力動作を同期化するためのタイミング信号φＣを形成
し、ポインタＰＮＴ及びシリアル入出力回路ｓ■ｏに供
給する。

第１図には、この実施例のデュアル・ポート・メモリの
ランダム入出力回路ＲＩＯ及びＩａ能制御回路ＦＣの一
実施例の回路ブロック図が示されている。

第１図において、データ入出力端子１０１〜１０８及び
ＩＯＰは、ランダム入出力回路ＲＩＯのデータ人カバソ
ファＤＩＢの入力端子にそれぞれ結合されるとともに、
データ出力バッファＤＯＢの出力端子にそれぞれ結合さ
れる。データ人カバフフ７ＤＩＢは、図示されない９ビ
ツトのデータ入力回路及びデータ入力レジスタＤＩＲに
より構成され、データ入出力端子１０１〜１０８及びＩ
ＯＰを介して供給される書き込みデータを取り込み、保
持する。また、データ出力バッファＤＯＢは、デュアル
・ポート・メモリのランダム読み出しサイクルにおいて
、タイミング制御回路ＴＣから供給さｉするタイミング
信号φｒｒに従って動作状態とされ、読み出し増幅回路
ＲＡを介して伝達される読み出しデータをデータ入出力
端子１０１〜１０８及びＩＯＰから外部の装置に出力す
る。タイミング信号φｒｒがロウレベルである場合、こ
のデータ出力バッファＤＯＢの出力はハイインピーダン
ス状態とされる。

データ入カバソファＤＩＢに保持される書き込みデータ
は、演算論理ユニ７）ＡＬＵの一方の入力端子に供給さ
れるとともに、マスクデータラッチＭＥ）Ｌに供給され
る。演算論理ユニソＩ−ＡＬＵの他方の入力端子には、
データラッチＤＬの出力信号か供給される。このデータ
ラッチＤＬには、演算書き込みサイクルにおいて、予め
指定されたメモリセルから読み出し増幅回路ＲＡを介し
て読み出される記憶データが保持される。

演算論理ユニットＡＬＵには、論理積、論理和又は排他
的論理和等の演算を行うための各種の演算モードが用意
される。これらの演算モードは、機能制御回路ＦＣの演
算コードデコーダＦＣＤから供給される演算モード選択
信号ａ　ｍ　Ｏ％　ａ　ｍ　１５によって選択される。

演算論理ユニットＡＬＵは、これらの演算モード選択信
号に従って、外部から供給されデータ人カバソファＤＩ
Ｂのデータ入力レジスタＤＩＲに保持される書き込みデ
ータと指定されたアドレスのメモリセルから読み出され
データラッチＤＬに保持される記憶データの演算を行う
。演算論理ユニットＡＬＵの出力信号は、データマージ
回路ＤＭの一方の入力端子に供給される。

マスクデータラッチＭ　Ｄ　Ｌは、デュアル・ポート・
メモリの演算モード設定サイクルにおいて、タイミング
制御回路ＴＣから供給されるタイミング信号φＩｓに従
って、データ入出力端子１０１〜１０８及びＩＯＰを介
して外部の装置から供給されるマスクデータを取り込み
、保持する。マスクデータラッチＭＤＬに保持されるマ
スクデータは、データマージ回路ＤＭの選択信号として
、データマージ回路ＤＭの対応するビットにそれぞれ供
給される。

データマージ回路ＤＭの他方の入力端子には、データラ
ッチＤＬに保持される記憶データが供給される。データ
マージ回路ＤＭは、９ビツトの選択回路により構成され
、各選択回路には、マスクデータラッチＭＤＬの対応す
るビットに保持されるマスクデータが選択信号として供
給される。データマージ回路ＤＭは、このマスクデータ
に従って、演算論理ユニフ１−ＡＬＵの出力信号又はデ
ータラッチＤＬから供給される記憶データを選択して、
パリティ付加回路ＰＣに送る。すなわち、対応するマス
クデータが論理“１”である場合、データマージ回路Ｄ
Ｍの各選択回路はデータラッチＤＬの対応するビットか
ら供給される記憶データを選択する。また、対応するマ
スクデータが論理“０”である場合、データマージ回路
ＤＭの各選択回路は演算論理ユニットＡＬＩＪの対応す
るビットの出力信号を選択する。これにより、演算論理
ユニットＡＬＵの出力信号は、マスクデータに従って選
択的にメモリセルに伝達される。つまり、演算論理ユニ
ットＡＬＵの出力信号は、論理“ｌ”のマスクデータに
よってマスクされ、マスクされたビットに対応するメモ
リセルには、そわまでそのメモリセルに記憶されている
記憶データが再度書き込まれる。

前述のように、この実施例のデュアル・ポート・メモリ
には、上記演算論理ユニットＡＬＵによって演算処理が
施されまた上記データマージ回路ＤＭによってマスク処
理が施された書き込みデータに対して、新しくパリティ
ビットを付加するためのパリティ付加回路ＰＣが設けら
れる。パリティ付加回路ＰＣは、データマージ回路ＤＭ
の出力信号を受け、８ビツトの書き込みデータに対する
パリティビットを形成する。すなわち、特に制限されな
いが、このデュアル・ポート・メモリを含む系は奇数パ
リティ方式とされる。したがって、パリティ付加回路Ｐ
Ｃは、８ビツトの書き込みデータに含まれる論理“１”
のビットの数が偶数であると、パリティビットを論理“
１”とし、また８ピントの書き込みデータに含まれる論
理“１”のビットの数が奇数であると、パリティビット
を論理″０″とする。

パリティ付加回路ＰＣから出力される苦き込みデータは
、パリティビットを含めて、書き込み増幅回路ＷＡに伝
達される。書き込み増幅回路ＷＡは、デュアル・ポート
・メモリの演算書き込みサイクルにおいて、タイミング
制御回路ＴＣから供給されるタイミング信号φｒｗによ
って動作状態とされ、パリティ付加回路ＰＣから供給さ
れる計９ビットの署き込みデータを相補署き込み信号と
し、相補共通データは−ＣＤＩ−ＣＤ８及び旦ＤＰを介
して対応するメモリセルに入力する。タイミング信号φ
ｒｗがロウレベルであると、書き込み増幅回路ＷＡの出
力信号はハイインピーダンス状態とされる。

機能制御回路ＦＣは、演算コードレジスタＦＣＲと演算
コードデコーダＦＣＤにより構成される。

演算コードレジスタＦＯＲは、デュアル・ポート・メモ
リの演算モード設定サイクルにおいて、タイミング制御
回路ＴＣから供給されるタイミング信号φｍｓに従って
、アドレスバスＡＯ〜Ａ３を介して供給される演算コー
ドを取り込み、保持する。

演算コードレジスタＮＣＲの出力信号は、演算コードデ
コーダＦＣＤに供給される。演算コードデコーダＦＣＤ
は、４ビツトの演算コードをデコートして演算モード選
択信号ａ　ｍ　Ｏ〜ａ　ｍ　ｌ　５を形成し、ランダム
入出力回路ＲＩＯの演算論理ユニットＡＬＵに供給する
。

以上のように、この実施例のデュアル・ポート・メモリ
には、演算論理ユニットＡＬＵによって演算処理が施さ
れデータマージ回路ＤＭによってマスク処理が施された
書き込みデータに対し、新しくパリティビットを付加す
るためのパリティ付加回路ＰＣが設けられる。このため
、演算処理及びマスク処理によって、外部からデータバ
スを介して入力されるパリティビットを意識することな
く杏き込みデータが更新されるにもかかわらず、実際に
メモリセルに書き込まれる書き込みデータには、更新さ
れた正常なパリティビットが付加される。これにより、
このデュアル・ポート・メモリを、パリティビットを用
いた誤り検出機能を有する系に接続することができ、系
としての信頼性を向上できるものである。

以上の本実施例に示されるように、この発明を演算書き
込み機能を有するデュアル・ポート・メモリ等の半導体
記憶装置に通用した場合、次のような効果が得られる。

すなわち、（Ｄ演算書き込み機能及び／又はマスク機能を有するデ
ュアル・ポート・メモリ等の半導体記憶装置に、論理演
算処理又はマスク処理が施された後の書き込みデータに
さらに誤り検出又は誤り訂正のための符号を付加する符
号付加回路を設けることで、論理演算処理又はマスク処
理が施された後の書き込みデータにも正常な誤り検出符
号又は誤り訂正符号を付加できるという効果が得られる
。

（２）上記（１）項により、演算書き込み機能及び／又
はマスク機能を有するデュアル・ポート・メモリ等の半
導体記憶装置を、誤り検出機能又は誤り訂正機能を有す
る系に接続することができるという効果が得られる。

（３）上記（１）項及び（２）項により、演算書き込み
機能及び／又はマスク機能を有するデュアル・ポート・
メモリ等の半導体記憶装置を含み、誤り検出機能又は誤
り訂正機能を有する系の信頼性を向上できるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、この実施例の
デュアル・ポート・メモリが接続される系は、奇数パリ
ティ方式による誤り検出機能を持つものとしているが、
例えばサイクリックコード等を用いた誤り訂正機能を持
つものとしてもよい、この場合、デュアル・ポート・メ
モリのデータマージ回路ＤＭと書き込み増幅回路ＷＡの
間に、更新された書き込みデータに新しくサイクリック
コードを付加するための回路を設ければよい、また、デ
ュアル・ポート・メモリに、入出力端子を介して供給さ
れる書き込みデータやメモリアレイから読み出された記
憶データをチェックするためのパリティチェック回路を
設けてもよい。第１図のランダム入出力回路ＲＩＯは、
演算書き込み機能かマスク機能のうち一方の機能のみを
持つものとしてもよいし、演算モードの数や書き込みデ
ータのビット数等、第１図の実施例に制限されるもので
はない、さらに、第２図のデュアル・ポート・メモリは
、ランダム・アクセス・ボート用カラムアドレスデコー
ダＲＣＤとシリアル・アクセス・ポート用カラムアドレ
スデコーダＳＣＤを共通にしたり、それぞれのメモリア
レイを複数のメモリマントによって構成するなど、その
ブロック構成や制御信号の組み合わせは種々の実施形態
を採りうるものである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデュアル・ポート・
メモリに通用した場合について説明したが、それに限定
されるものではなく、例えばスタティック型ＲＡ　Ｍ等
の各種の半導体記憶装置にも通用できる。本発明は、少
なくとも記憶データを複数ビット単位で入出力し、演算
書き込み機能又はマスク機能等を有する半導体記憶装置
には通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。すなわち、演算書き込み機能及び／又はマスク機能を
有するデュアル・ポート・メモリ等の半導体記憶装置に
、論理演算処理又はマスク処理が施された後の書き込み
データにさらに誤り検出又は誤り訂正のための符号を付
加する符号付加回路を設けることで、論理演算処理又は
マスク処理が施された後の書き込みデータに正常な誤り
検出符号又は誤り訂正符号を付加することができ、演算
書き込み機能及び／又はマスク機能を有する半導体記憶
装置を含み誤り検出機能又は誤り訂正機能を有する系の
信頼性を向上できるものである。

【図面の簡単な説明】第１図は、この発明が通用されたデュアル・ポート・メ
モリのランダム入出力回路及び機能制御回路の一実施例
を示す回路ブロック図、第２図は、第１図のランダム入
出力回路及び機能制御回路を含むデュアル・ポート・メ
モリの一実施例を示すブロック図、第３図は、従来のデュアル・ポート・メモリのランダム
入出力回路及び機能制御回路の回路ブロック図である。ＲＩＯ・・・ランダム入出力回路、ＦＣ・・・機能制御
回路、ｐｃ・・・パリティ付加回路、ＤＩＢ・・・デー
タ人カバソファ、ＤＯＢ・・・データ出カバソファ、Ｄ
Ｌ・・・データラッチ、ＭＤＬ・・・マスクデータラ７
チ、ＡＬＵ・・・演算論理ユニット、ＤＭ・・・データ
マージ回路、ＲＡ・・・読み出し増幅回路、ＷＡ・・・
書き込み増幅回路、ＦＣＲ・・・演算コードレジスタ、
ＦＣＤ・・・演算コードデコーダ。Ｍ　−Ａ　ＲＹ　ｌ・・・メモリアレイ、ＳＡＩ・・・
センスアンプ、Ｃ３ＷＩ・・・カラムスインチ、ＤＲＩ
・・・データレジスタ、ＤＳＬＩ・・・データセレクタ
、Ｐ　Ｎ　Ｔ・・・ポインタ、ＲＤ・・・ロウアドレス
デコーダ、ＲＣＤ・・・ランダム・アクセス・ポート用
カラムアドレスデコーダ、ＳＣＤ・・・シリアル・アク
セス・ポート用カラムアドレスデコーダ、ＣＡＤＢ・・
・カラムアドレスバッファ、ＲＡＤＢ・・・ロウアドレ
スバッファ、ＡＭＸ・・・アドレスマルチプレクサ、Ｓ
ｌＯ・・・シリアル入出力回路、ＴＣ・・・タイミング
制御回路、ＲＥＦＣ・・・リフレッシュアドレスカウン
タ。第１図第２　図

Claims

【特許請求の範囲】１、指定されたアドレスから読み出される記憶データと
外部から供給される書き込みデータの演算を行う論理演
算回路及び／又は上記書き込みデータをマスクデータに
従って選択的にマスクするマスク回路と、上記論理演算
回路又は上記マスク回路の出力信号を受け誤り又は誤り
訂正用の符号を形成する符号付加回路と、上記論理演算
回路又はマスク回路の出力信号及び上記符号付加回路の
出力信号を受け指定されたアドレスに書き込む書き込み
回路とを具備することを特徴とする半導体記憶装置。２、上記半導体記憶装置はデュアル・ポート・メモリで
あり、上記論理演算回路は上記記憶データを保持するデ
ータラッチ回路と外部から供給される演算モード信号に
従って上記データラッチ回路に保持される記憶データと
上記書き込みデータの各種演算を行う演算論理ユニット
を含み、上記マスク回路は外部から供給される上記マス
クデータを保持するマスクデータラッチ回路と上記デー
タラッチ回路又は上記演算論理ユニットの出力信号を上
記マスクデータラッチ回路に保持されるマスクデータに
従って選択的に上記符号付加回路に伝達するデータマー
ジ回路を含むものであることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。