JPH02118858A - アドレス生成記憶装置 - Google Patents
アドレス生成記憶装置Info
- Publication number
- JPH02118858A JPH02118858A JP63273437A JP27343788A JPH02118858A JP H02118858 A JPH02118858 A JP H02118858A JP 63273437 A JP63273437 A JP 63273437A JP 27343788 A JP27343788 A JP 27343788A JP H02118858 A JPH02118858 A JP H02118858A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- signal
- address data
- storage device
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は記憶装置に関し、特に記憶空間の増大に伴いア
ドレスデータのビット数が多（なっても、外部からの信
号線の数は同じであるアドレス生成記憶装置に関する。
ドレスデータのビット数が多（なっても、外部からの信
号線の数は同じであるアドレス生成記憶装置に関する。
従来の技術
従来、記憶装置（リードオンメモリおよびランダムアク
セスメモリ）は外部インターフェースとしてデータ入出
力線、アドレス入力線、制御信号線を備えており、記憶
装置に対してデータの格納および読み出しを行なう場合
には、アドレスデータが外部から供給されていた。
セスメモリ）は外部インターフェースとしてデータ入出
力線、アドレス入力線、制御信号線を備えており、記憶
装置に対してデータの格納および読み出しを行なう場合
には、アドレスデータが外部から供給されていた。
発明が解決しようとする課題
近年、半導体技術の著しい発達により記憶装置の記憶容
量が増大している。これに伴い、上述した従来の記憶装
置では図２に示すように、外部からアドレスデータ入力
のための信号線の数が増大するという欠点がある。
量が増大している。これに伴い、上述した従来の記憶装
置では図２に示すように、外部からアドレスデータ入力
のための信号線の数が増大するという欠点がある。
本発明の目的は、アドレスデータをデータバスから入力
し、デ・−夕の格納および読み出しを行なうごとにアド
レスデータ生成手段を動作させて内部でアドレスデータ
を生成することにより、記憶容量の大きさに係わらず外
部信号線の数が同じである記憶装置を提供することにあ
る。
し、デ・−夕の格納および読み出しを行なうごとにアド
レスデータ生成手段を動作させて内部でアドレスデータ
を生成することにより、記憶容量の大きさに係わらず外
部信号線の数が同じである記憶装置を提供することにあ
る。
課題を解決するための手段
本発明のアドレス生成記憶装置は、任意の値が設定でき
、データの格納および読み出しを行なうごとに前記設定
された値から、制御信号によりインクリメイトおよびデ
クリメントしたアドレスデータを生成するアドレスデー
タ生成手段と、この生成されたアドレスデータをデコー
ドするデコード手段と、データを格納する格納手段と、
前記アドレスデータにより前記格納手段にデータの格納
およびデータの読み出しを行なうための制御手段を行な
う制御手段を備え、一つのアドレスデータを入力し、デ
ータの格納および読み出しを行なうごとに、制御信号に
よって内部でアドレスを生成することによって外部から
入力するアドレスデータのためのアドレス線を必要とし
ない構成を有している。
、データの格納および読み出しを行なうごとに前記設定
された値から、制御信号によりインクリメイトおよびデ
クリメントしたアドレスデータを生成するアドレスデー
タ生成手段と、この生成されたアドレスデータをデコー
ドするデコード手段と、データを格納する格納手段と、
前記アドレスデータにより前記格納手段にデータの格納
およびデータの読み出しを行なうための制御手段を行な
う制御手段を備え、一つのアドレスデータを入力し、デ
ータの格納および読み出しを行なうごとに、制御信号に
よって内部でアドレスを生成することによって外部から
入力するアドレスデータのためのアドレス線を必要とし
ない構成を有している。
作用
本発明は前記した構成により、データバスからアドレス
データが設定でき、データの格納および読み出しを行な
うたびに制御信号によって内部でアドレスデータのイン
クリメイトあるいはデクリメントが行われるので、外部
から逐次アドレスデータを与える必要がな（、またアド
レスデータ設定のための信号線は不要である。
データが設定でき、データの格納および読み出しを行な
うたびに制御信号によって内部でアドレスデータのイン
クリメイトあるいはデクリメントが行われるので、外部
から逐次アドレスデータを与える必要がな（、またアド
レスデータ設定のための信号線は不要である。
実施例
第１図は本発明であるアドレス生成記憶装置の一実施例
を示すブロック図である。第１図においてプリセット型
アップ・ダウンカウンタ７は、カウンタロード信号１に
よって、クロック信号３に同期してカウントを行なうか
、またはクロック信号３に同期してカウンタ初期値をア
ドレスバスがら設定する。また、カウントを行なう場合
、アップ・ダウン信号２によってカウント値をインクリ
メイトもしくはデクリメントを行なう。
を示すブロック図である。第１図においてプリセット型
アップ・ダウンカウンタ７は、カウンタロード信号１に
よって、クロック信号３に同期してカウントを行なうか
、またはクロック信号３に同期してカウンタ初期値をア
ドレスバスがら設定する。また、カウントを行なう場合
、アップ・ダウン信号２によってカウント値をインクリ
メイトもしくはデクリメントを行なう。
アドレスデコーダ８は、プリセット型アップ・ダウンカ
ウンタ７からのアドレスデータが指示するアドレスにア
クセスするための信号をストローブ信号３に同期して出
力する。
ウンタ７からのアドレスデータが指示するアドレスにア
クセスするための信号をストローブ信号３に同期して出
力する。
メモリセル９は、データを格納するメモリセル群からな
り、アドレスデコーダ８の出力信号により選択されたメ
モリセルに格納されたデータの読み出しおよびデータの
格納が行なわれる。
り、アドレスデコーダ８の出力信号により選択されたメ
モリセルに格納されたデータの読み出しおよびデータの
格納が行なわれる。
人出カバッファレジスタ１０は、メモリセル９と外部デ
ータバスとのインターフェースであり、ノード・ライト
信号４によってメモリセル９からのデータを一時保持、
もしくは外部データバスからのデータを一時保持するか
を決定し、ストローブ信号５によってデータの格納およ
び読み出しを行なう。
ータバスとのインターフェースであり、ノード・ライト
信号４によってメモリセル９からのデータを一時保持、
もしくは外部データバスからのデータを一時保持するか
を決定し、ストローブ信号５によってデータの格納およ
び読み出しを行なう。
制卸回路６は、プリセット型アップ・ダウンカウンタへ
値を設定することを示すＬＣ信号と、カウンタ値をイン
クリメイトもしくはデクリメントするかを決定するＵＤ
倍信号、データの格納もしくは読み出しを行なうときの
同期信号であるＳＴＢ信号と、データの格納もしくは読
み出しを指定するＷＲ倍信号入力されると、プリセット
型アップ・ダウンカウンタ７を動作させる信号とデータ
の格納もしくは読み出しを行なうための信号を生成する
。
値を設定することを示すＬＣ信号と、カウンタ値をイン
クリメイトもしくはデクリメントするかを決定するＵＤ
倍信号、データの格納もしくは読み出しを行なうときの
同期信号であるＳＴＢ信号と、データの格納もしくは読
み出しを指定するＷＲ倍信号入力されると、プリセット
型アップ・ダウンカウンタ７を動作させる信号とデータ
の格納もしくは読み出しを行なうための信号を生成する
。
従って、データの格納もしくは読み出しを行なう場合に
は、データバスからアドレスデータを入力した後、デー
タの格納もしくは読み出しを行なうたびにＳＴＢ信号を
入力し、ＵＤ倍信号よってプリセット型アップ・ダウン
カウンタがカウントしてアドレスデータを生成して、外
部から逐次アドレスデータを供給することなくデータの
格納もしくは読み出しを行なうことができる。
は、データバスからアドレスデータを入力した後、デー
タの格納もしくは読み出しを行なうたびにＳＴＢ信号を
入力し、ＵＤ倍信号よってプリセット型アップ・ダウン
カウンタがカウントしてアドレスデータを生成して、外
部から逐次アドレスデータを供給することなくデータの
格納もしくは読み出しを行なうことができる。
発明の詳細
な説明したように本発明は、データの格納もしくは読み
出しを行なうごとに、アドレスデータを生成するアドレ
ス生成手段を持ち、しかもアドレスデータ初期値をデー
タバスから与えるようにすることにより、従来のように
１データごとに外部からアドレスバスをとおしてアドレ
スデータを供給することなく、データの格納および読み
出しができ、更にアドレスデータ供給のための信号線を
なくすことができる効果がある。
出しを行なうごとに、アドレスデータを生成するアドレ
ス生成手段を持ち、しかもアドレスデータ初期値をデー
タバスから与えるようにすることにより、従来のように
１データごとに外部からアドレスバスをとおしてアドレ
スデータを供給することなく、データの格納および読み
出しができ、更にアドレスデータ供給のための信号線を
なくすことができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の記憶装置の一例を示すブロック図である。 １・・・・・・カウンタロード信号、２・・・・・・ア
ップ・ダウン信号、３・・・・・・クロック信号、４・
・・・・・リード・ライト信号、５・・・・・・ストロ
ーブ信号、６・・・・・・制御回路、７・・・・・・プ
リセット型アップ・ダウンカウンタ、８・・・・・・ア
ドレスデコーダ、９・・・・・・メモリセル、１０・・
・・・・人出カバッファレシスタ。 代理人の氏名 弁理士 粟野重孝 ほか１名り１デ人力 ＵＤ ５ＴＢ 尺Ｉ チータンくと力
従来の記憶装置の一例を示すブロック図である。 １・・・・・・カウンタロード信号、２・・・・・・ア
ップ・ダウン信号、３・・・・・・クロック信号、４・
・・・・・リード・ライト信号、５・・・・・・ストロ
ーブ信号、６・・・・・・制御回路、７・・・・・・プ
リセット型アップ・ダウンカウンタ、８・・・・・・ア
ドレスデコーダ、９・・・・・・メモリセル、１０・・
・・・・人出カバッファレシスタ。 代理人の氏名 弁理士 粟野重孝 ほか１名り１デ人力 ＵＤ ５ＴＢ 尺Ｉ チータンくと力
Claims (2)
- （１）アドレスデータ生成手段と、前記アドレスデータ
をデコードするデコード手段と、データを格納する格納
手段と、前記アドレスデータにより前記格納手段にデー
タの格納およびデータの読み出しを行なうための制御を
行なう制御手段とからなり、前記アドレスデータ生成手
段はプリセット型アップ・ダウンカウンタを含んでなり
、外部からの制御信号により前記アドレスデータ生成手
段に任意の値が設定でき、更に外部からの制御信号によ
って前記アドレスデータ生成手段を動作させてデータの
格納および読み出しを行わせることを特徴とするアドレ
ス生成記憶装置。 - （２）前記アドレス生成手段への値の設定は、データバ
スを使ってなされることを特徴とする請求項１に記載の
アドレス生成記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273437A JPH02118858A (ja) | 1988-10-28 | 1988-10-28 | アドレス生成記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273437A JPH02118858A (ja) | 1988-10-28 | 1988-10-28 | アドレス生成記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02118858A true JPH02118858A (ja) | 1990-05-07 |
Family
ID=17527899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273437A Pending JPH02118858A (ja) | 1988-10-28 | 1988-10-28 | アドレス生成記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02118858A (ja) |
-
1988
- 1988-10-28 JP JP63273437A patent/JPH02118858A/ja active Pending
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