JPH0212306A - プログラマブルコントローラの出力駆動装置 - Google Patents
プログラマブルコントローラの出力駆動装置Info
- Publication number
- JPH0212306A JPH0212306A JP16058788A JP16058788A JPH0212306A JP H0212306 A JPH0212306 A JP H0212306A JP 16058788 A JP16058788 A JP 16058788A JP 16058788 A JP16058788 A JP 16058788A JP H0212306 A JPH0212306 A JP H0212306A
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- JP
- Japan
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- clock
- output
- relay
- period
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、プログラマブルコントローラの出力駆動装置
に関し、詳しくは内部信号をフォトカプラで絶縁した外
部回路駆動レベルに変換し信号伝達を行う機能を有する
プログラマブルコントローラの出力装置に適用して好適
なものである。
に関し、詳しくは内部信号をフォトカプラで絶縁した外
部回路駆動レベルに変換し信号伝達を行う機能を有する
プログラマブルコントローラの出力装置に適用して好適
なものである。
（従来の技術〕
この種の出力装置として、従来第４図に示すものが知ら
れている。この装置では、プログラマブルコントローラ
のＣｒ’Ｌ１１からの出力データａを出力部７のラッチ
２がラッチ信号すにより記憶保持し、ラッチ２のラッチ
データｄはドライバ３を介してリレー４の一構成要素で
あるフォトカプラ５のフォトダイオード５ａに印加され
、電流制限抵抗６により定まる駆動電流が流れてフォト
トランジスタ５ｂの開くオフ）／閉（オン）を行う。そ
して、リセット信号Ｃは装置の電源オン／オフ時や異常
時にラッチ２をリセットし初期状態にするものである。
れている。この装置では、プログラマブルコントローラ
のＣｒ’Ｌ１１からの出力データａを出力部７のラッチ
２がラッチ信号すにより記憶保持し、ラッチ２のラッチ
データｄはドライバ３を介してリレー４の一構成要素で
あるフォトカプラ５のフォトダイオード５ａに印加され
、電流制限抵抗６により定まる駆動電流が流れてフォト
トランジスタ５ｂの開くオフ）／閉（オン）を行う。そ
して、リセット信号Ｃは装置の電源オン／オフ時や異常
時にラッチ２をリセットし初期状態にするものである。
このような出力駆動装置では、リレー４を閉（オン）シ
、た時の駆動電流は常時流れることになり、プログラマ
ブルコントローラ全体のリレー駆動電流はリレー１点当
りの駆動電流とリレー４の閉（オン）点数との積となる
。
、た時の駆動電流は常時流れることになり、プログラマ
ブルコントローラ全体のリレー駆動電流はリレー１点当
りの駆動電流とリレー４の閉（オン）点数との積となる
。
ところで、プログラマブルコントローラは、小型化、低
消費電力化のため内部消費電流が小さいことが望まれて
おり、特に消費電流の多くを占める出力駆動電流を低減
することが望まれている。
消費電力化のため内部消費電流が小さいことが望まれて
おり、特に消費電流の多くを占める出力駆動電流を低減
することが望まれている。
（発明が解決しようとする課題）
しかしながら、プログラマブルコントローラのリレー点
数は一般に数十点から数百点であり、上述した従来の構
成では、全体としてのリレー駆動電流が大きくなるとい
う問題点があった。すなわち、例えば、リレー１点当り
の駆動電流を５ｍＡとし、リレー点数を５００点とする
と、全体のリレー駆動電流は５ｍＡ ｘ ５００−２．
５八にもなるからである。
数は一般に数十点から数百点であり、上述した従来の構
成では、全体としてのリレー駆動電流が大きくなるとい
う問題点があった。すなわち、例えば、リレー１点当り
の駆動電流を５ｍＡとし、リレー点数を５００点とする
と、全体のリレー駆動電流は５ｍＡ ｘ ５００−２．
５八にもなるからである。
本発明は、かかる問題点を除去して、より駆動電流の少
ない省電力の出力装置を構成するための出力駆動装置を
提供することを目的とする。
ない省電力の出力装置を構成するための出力駆動装置を
提供することを目的とする。
そのために、本発明は内部信号をフォトカプラで絶縁し
て外部回路駆動レベルに変換し信号伝達を行う機能を有
するプログラマブルコントローラの出力装置に供給する
制御信号を発生させる制御信号発生手段と、所定のデユ
ーディのクロックを発生するクロック発生手段と、制御
信号発生手段からの信号を一時記憶する信号記憶手段と
、信号記憶手段から出力された制御信号をクロックに応
じて間欠的に出力する出力手段と、出力手段からの間欠
的出力に基づき駆動される複数個のリレーとを備えたこ
とを特徴とする。
て外部回路駆動レベルに変換し信号伝達を行う機能を有
するプログラマブルコントローラの出力装置に供給する
制御信号を発生させる制御信号発生手段と、所定のデユ
ーディのクロックを発生するクロック発生手段と、制御
信号発生手段からの信号を一時記憶する信号記憶手段と
、信号記憶手段から出力された制御信号をクロックに応
じて間欠的に出力する出力手段と、出力手段からの間欠
的出力に基づき駆動される複数個のリレーとを備えたこ
とを特徴とする。
（作 用）
本発明では、絶縁と電圧レベル変換を主目的としてリレ
ーに使用されるフォトカプラの応答時間が、オフ−オン
応答時間（ｔｏｎ） とオン−オフ応答時間（ｔｏｒｒ
）とで桁違いにｔ。ｒｔが大きいという特性に着目し、
要するにリレーオン時フォトカプラが完全にオンするの
に必要な時間だけ駆動電流を供給し、フォトカプラが一
旦オンしたらその後はフォトカプラがオフするまでの間
に定期的に駆動電流を供給する駆動、すなわちフォトカ
プラのダイナミック駆動を行う。これにより、平均駆動
電流を低減する。
ーに使用されるフォトカプラの応答時間が、オフ−オン
応答時間（ｔｏｎ） とオン−オフ応答時間（ｔｏｒｒ
）とで桁違いにｔ。ｒｔが大きいという特性に着目し、
要するにリレーオン時フォトカプラが完全にオンするの
に必要な時間だけ駆動電流を供給し、フォトカプラが一
旦オンしたらその後はフォトカプラがオフするまでの間
に定期的に駆動電流を供給する駆動、すなわちフォトカ
プラのダイナミック駆動を行う。これにより、平均駆動
電流を低減する。
（実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例に係る出力部１７を示し、第
４図と同様に構成できる部分については対応箇所に同一
符号を付しである。しかして、本例が第４図の構成と異
なるのは、ドライバ３に変えて２人力ＮＡＮＤゲート形
態のドライバ１３を設け、クロック発生器８からの所定
のオン−オフ期間のりロックｅをドライバ３の一方に入
力するようにしたことである。ここで、クロックｅのオ
ン−オフ期間は、フォトカプラ４の立上りおよび立下り
の応答時間ｔ。ＴＩ ＋ ｊｏｆ ｆとの兼ね合いで次
の通り設定する。
４図と同様に構成できる部分については対応箇所に同一
符号を付しである。しかして、本例が第４図の構成と異
なるのは、ドライバ３に変えて２人力ＮＡＮＤゲート形
態のドライバ１３を設け、クロック発生器８からの所定
のオン−オフ期間のりロックｅをドライバ３の一方に入
力するようにしたことである。ここで、クロックｅのオ
ン−オフ期間は、フォトカプラ４の立上りおよび立下り
の応答時間ｔ。ＴＩ ＋ ｊｏｆ ｆとの兼ね合いで次
の通り設定する。
（１）クロックｅのオン期間をフォトカプラのし。、よ
り十分大きくする。
り十分大きくする。
（２）クロックｅのオフ期間をフォトカプラのｔ。１１
より十分小さくする。
より十分小さくする。
フォトカプラのｔ。ｎとｔ。ｔｅとを比較すると、桁違
いにｊｏｆｆの方が大であるので、クロックｅのオン−
オフ期間比、すなわちデユーティは［オン期間／（オン
期間＋オフ期間）］ｘｌＯＯｋで求められ、十分小さな
値となる。例えば、ｔｏｎ ＋＋＋５μｓ、クロックｅ
のオン期間＝２０μｓ、ｔｏｒｒ−２１）Ｑμｓ、クロ
ックｅのオフ期間＝８０μｓとすると、クロックｅのデ
ユーティは［２０／（２０＋８０）］ｘ １００−２０
にとなる。
いにｊｏｆｆの方が大であるので、クロックｅのオン−
オフ期間比、すなわちデユーティは［オン期間／（オン
期間＋オフ期間）］ｘｌＯＯｋで求められ、十分小さな
値となる。例えば、ｔｏｎ ＋＋＋５μｓ、クロックｅ
のオン期間＝２０μｓ、ｔｏｒｒ−２１）Ｑμｓ、クロ
ックｅのオフ期間＝８０μｓとすると、クロックｅのデ
ユーティは［２０／（２０＋８０）］ｘ １００−２０
にとなる。
第１図の構成によれば、ＣＰＵＩからの出力データａが
ラッチ２に記憶保持され、ラッチデータｄがドライバ１
３に与えられるという動作については従来例と同様に考
えられるが、クロックｅのオン期間中のみ２人力ＮＡＮ
Ｄゲート形態のドライバ１３によってフォトダイオード
５ａに駆動電流力９血れる点が従来例と異なる。換言す
ると、リレー４の駆動がダイナミック駆動となり、平均
駆動電流はクロックｅのデユーティに従って減少する。
ラッチ２に記憶保持され、ラッチデータｄがドライバ１
３に与えられるという動作については従来例と同様に考
えられるが、クロックｅのオン期間中のみ２人力ＮＡＮ
Ｄゲート形態のドライバ１３によってフォトダイオード
５ａに駆動電流力９血れる点が従来例と異なる。換言す
ると、リレー４の駆動がダイナミック駆動となり、平均
駆動電流はクロックｅのデユーティに従って減少する。
すなわち、例えば、デユーティを前述の如＜２０９４と
すると平均駆動電流は従来の１１５になる。
すると平均駆動電流は従来の１１５になる。
ラッチ２へのＣＰＩＩＩによる出力データ書換えに対す
るリレー４の動作遅れはクロックｅの周期により定まる
が、１００μｓ程度以下であるため、リレー４に接続さ
れる外部機器の動作速度およびＧＰＵＩを中心とした制
御系の動作速度を考慮すると実用上問題とならない。ま
た、リレー４の駆動電流は出力オン時にのみ間欠的に流
れるが、前述した（１） 、 ＜２）項の如くクロック
ｅのオン−オフ期間を設定しているので、フォトトラン
ジスタ５ｂは閉（オン）のままであり、リレー４にはチ
ャタリング（オン・オフの繰返しをいう）は発生しない
。
るリレー４の動作遅れはクロックｅの周期により定まる
が、１００μｓ程度以下であるため、リレー４に接続さ
れる外部機器の動作速度およびＧＰＵＩを中心とした制
御系の動作速度を考慮すると実用上問題とならない。ま
た、リレー４の駆動電流は出力オン時にのみ間欠的に流
れるが、前述した（１） 、 ＜２）項の如くクロック
ｅのオン−オフ期間を設定しているので、フォトトラン
ジスタ５ｂは閉（オン）のままであり、リレー４にはチ
ャタリング（オン・オフの繰返しをいう）は発生しない
。
なお、クロック発生器８はプログラマブルコントローラ
に１つ設けられていれば足り、複数の出力部７に共通に
接続することができる。
に１つ設けられていれば足り、複数の出力部７に共通に
接続することができる。
第２図は本発明の他の実施例に係る出力部２７を示す。
第１図との相違は、ドライバ２３を単なるＮＯＴ素子と
したこと、ならびにクロック発生器８からのクロックｅ
によって半導体スイッチとしてのトランジスタ９を間欠
的にオン／オフし、トランジスタ９がオンとなった場合
にのみフォトカプラ５のフォトダイオード５ａに開動電
流を供給するようにした点である。しかして、抵抗器６
ｂは、トランジスタ９のベース電流を制限するもの、抵
抗器６Ｃは漏れ電流によってトランジスタ９が誤オンす
るのを防止するものである。クロックｅのデユーティは
第１図の場合と同様であるが、スイッチとしてのトラン
ジスタ９が図示″のようにＰＮＰ形であるため、クロッ
クｅの位相（電圧論理）は第１図と逆になる。
したこと、ならびにクロック発生器８からのクロックｅ
によって半導体スイッチとしてのトランジスタ９を間欠
的にオン／オフし、トランジスタ９がオンとなった場合
にのみフォトカプラ５のフォトダイオード５ａに開動電
流を供給するようにした点である。しかして、抵抗器６
ｂは、トランジスタ９のベース電流を制限するもの、抵
抗器６Ｃは漏れ電流によってトランジスタ９が誤オンす
るのを防止するものである。クロックｅのデユーティは
第１図の場合と同様であるが、スイッチとしてのトラン
ジスタ９が図示″のようにＰＮＰ形であるため、クロッ
クｅの位相（電圧論理）は第１図と逆になる。
第２図の構成によフても第１図の場合と同様にリレー駆
動電流の低減を図ることができる。
動電流の低減を図ることができる。
次に、第３図を用いて、第１図および第２図の動作につ
いて説明を補足する。
いて説明を補足する。
時刻ｔ０でリセット信号Ｃが非能動になり、出力部７に
対するリセットが解除される。リセット信号Ｃが能動の
期間中にラッチ２はリセットされるので、ラッチデータ
ｄは非能動になっている。クロックｅ２（第１図に対応
）、ｅ３（第２図に対応）は所定のデユーティ、［ｃｏ
ｎ／ （Ｃｏｎ”Ｃｏｒｐ） ］ ｘ １ｏｏｘで発振
している。時刻し、でＣＰＵＩからの出力データａがラ
ッチ信号すの後縁でラッチ２に記憶保持され、ラッチデ
ータｄが能動となる。
対するリセットが解除される。リセット信号Ｃが能動の
期間中にラッチ２はリセットされるので、ラッチデータ
ｄは非能動になっている。クロックｅ２（第１図に対応
）、ｅ３（第２図に対応）は所定のデユーティ、［ｃｏ
ｎ／ （Ｃｏｎ”Ｃｏｒｐ） ］ ｘ １ｏｏｘで発振
している。時刻し、でＣＰＵＩからの出力データａがラ
ッチ信号すの後縁でラッチ２に記憶保持され、ラッチデ
ータｄが能動となる。
リレーｇ！Ａ！電流工、はラッチデータｄが能動期間中
のクロックｅ２またはｅ、のオン期間Ｃ０゜にのみ間欠
的に流れ、時刻ｔ２で号初のリレー駆動電流が流れ始め
る。この結果、時刻ｔ２よりｔ。ｎ時間（）オドカブラ
のオン応答時間）が経過すると、フすトランジスタ５ｂ
が閉（オン）し、コレクターエミッタ間電圧ｖｃｇが低
下する。クロックオン期間Ｃ０゜がフォトカプラのオン
応答時間ｔ。ｎより太きく設定しているので、フォトト
ランジスタ５ｂが閉（オン）後もリレー駆動電流ＩＦは
流れている。
のクロックｅ２またはｅ、のオン期間Ｃ０゜にのみ間欠
的に流れ、時刻ｔ２で号初のリレー駆動電流が流れ始め
る。この結果、時刻ｔ２よりｔ。ｎ時間（）オドカブラ
のオン応答時間）が経過すると、フすトランジスタ５ｂ
が閉（オン）し、コレクターエミッタ間電圧ｖｃｇが低
下する。クロックオン期間Ｃ０゜がフォトカプラのオン
応答時間ｔ。ｎより太きく設定しているので、フォトト
ランジスタ５ｂが閉（オン）後もリレー駆動電流ＩＦは
流れている。
時刻ｔ３においてクロックｅ２またはｅ、がオンからオ
フに移行し、従ってリレー駆動電流ＩＦは遮断されるが
、フォトカプラのオフ応答時間が大きいために時刻ｔ３
後もフォトトランジスタ５ｂは閉（オン）のまま（ＶＣ
Ｅが低電位）である。クロックオフ間開Ｃｏｆｆはフォ
トカプラのオフ応答時間ｔ。ｆｆより十分小さく設定し
ているので、時刻ｔ４においてフォトトランジスタ５ｂ
が開（オフ）する（ＶＣＥが高電位になる）以前に再び
リレー駆動電流！、が供給される。このようにして以後
ダイナミックにリレー４をパルス駆動することによりフ
ォトトランジスタ５ｂの閉（オン）状態を保持する。
フに移行し、従ってリレー駆動電流ＩＦは遮断されるが
、フォトカプラのオフ応答時間が大きいために時刻ｔ３
後もフォトトランジスタ５ｂは閉（オン）のまま（ＶＣ
Ｅが低電位）である。クロックオフ間開Ｃｏｆｆはフォ
トカプラのオフ応答時間ｔ。ｆｆより十分小さく設定し
ているので、時刻ｔ４においてフォトトランジスタ５ｂ
が開（オフ）する（ＶＣＥが高電位になる）以前に再び
リレー駆動電流！、が供給される。このようにして以後
ダイナミックにリレー４をパルス駆動することによりフ
ォトトランジスタ５ｂの閉（オン）状態を保持する。
時刻ｔ、においてはラッチ２へのＣＰＵＩによる出力デ
ータａの書換えが行われる。これによりラッチデータｄ
が非能動になるため、以後クロックｅ２またはｅ３がオ
ンしてもリレー駆動電流ＩＰが流れることはない。フォ
トトランジスタ５ｂは時刻ｔｓ立直前リレー駆動電流１
ｒのパルス列の最終パルスがオフしてからし。ｆｆ時間
（フォトカプラのオフ応答時間）経過後間（オフ）とな
り、ＶＣＥは高電位に移行する。
ータａの書換えが行われる。これによりラッチデータｄ
が非能動になるため、以後クロックｅ２またはｅ３がオ
ンしてもリレー駆動電流ＩＰが流れることはない。フォ
トトランジスタ５ｂは時刻ｔｓ立直前リレー駆動電流１
ｒのパルス列の最終パルスがオフしてからし。ｆｆ時間
（フォトカプラのオフ応答時間）経過後間（オフ）とな
り、ＶＣＥは高電位に移行する。
（発明の効果）
以上説明したように、本発明によれば、所定のデユーテ
ィのクロックを発生するクロック発生器を設け、このク
ロックのオン期間にのみリレー駆動電流が流れるように
構成したので、リレーの駆動がダイナミック駆動になり
、平均駆動電流が低減する効果が得られる。
ィのクロックを発生するクロック発生器を設け、このク
ロックのオン期間にのみリレー駆動電流が流れるように
構成したので、リレーの駆動がダイナミック駆動になり
、平均駆動電流が低減する効果が得られる。
第１図は本発明の一実施例に係る出力駆動装置の回路図
、 第２図は本発明の他の実施例に係る出力駆動装置の回路
図、 第３図は第１図および第２図の動作を説明するためのタ
イミング図、 第４図は従来の出力駆動装置の回路図である。 １ ・・・ｃｐｕ 。 ２・・・ラッチ、 ３．１３．２３・・・ドライバ、 ４・・・リレー ５・・・フォトカプラ、 ７．１７．２７−・・出力部、 ８・・・クロック発生器、 ９・・・トランジスタ。 第２図 第３図
、 第２図は本発明の他の実施例に係る出力駆動装置の回路
図、 第３図は第１図および第２図の動作を説明するためのタ
イミング図、 第４図は従来の出力駆動装置の回路図である。 １ ・・・ｃｐｕ 。 ２・・・ラッチ、 ３．１３．２３・・・ドライバ、 ４・・・リレー ５・・・フォトカプラ、 ７．１７．２７−・・出力部、 ８・・・クロック発生器、 ９・・・トランジスタ。 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １）内部信号をフォトカプラで絶縁して外部回路駆動レ
ベルに変換し信号伝達を行う機能を有するプログラマブ
ルコントローラの出力装置に供給する制御信号を発生さ
せる制御信号発生手段と、所定のデューディのクロック
を発生するクロック発生手段と、 前記制御信号発生手段からの信号を一時記憶する信号記
憶手段と、 該信号記憶手段から出力された前記制御信号を前記クロ
ックに応じて間欠的に出力する出力手段と、 該出力手段からの間欠的出力に基づき駆動される複数個
のリレーとを備えたことを特徴とするプログラマブルコ
ントローラの出力駆動装置。 ２）前記クロックのオン−オフ期間比については、オン
期間を前記フォトカプラのオン応答時間より十分大きく
設定し、オフ期間を前記フォトカプラのオフ応答時間よ
り十分小さく設定したことを特徴とする請求項１に記載
のプログラマブルコントローラの出力駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16058788A JPH0212306A (ja) | 1988-06-30 | 1988-06-30 | プログラマブルコントローラの出力駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16058788A JPH0212306A (ja) | 1988-06-30 | 1988-06-30 | プログラマブルコントローラの出力駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212306A true JPH0212306A (ja) | 1990-01-17 |
Family
ID=15718180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16058788A Pending JPH0212306A (ja) | 1988-06-30 | 1988-06-30 | プログラマブルコントローラの出力駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212306A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045U (ja) * | 1990-04-11 | 1992-01-06 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819031A (ja) * | 1981-07-28 | 1983-02-03 | Matsushita Electric Works Ltd | シ−ケンサの入力回路 |
| JPS6230424B2 (ja) * | 1979-10-23 | 1987-07-02 | Dainippon Screen Mfg |
-
1988
- 1988-06-30 JP JP16058788A patent/JPH0212306A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230424B2 (ja) * | 1979-10-23 | 1987-07-02 | Dainippon Screen Mfg | |
| JPS5819031A (ja) * | 1981-07-28 | 1983-02-03 | Matsushita Electric Works Ltd | シ−ケンサの入力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045U (ja) * | 1990-04-11 | 1992-01-06 |
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