JPH02123480A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH02123480A JPH02123480A JP27883588A JP27883588A JPH02123480A JP H02123480 A JPH02123480 A JP H02123480A JP 27883588 A JP27883588 A JP 27883588A JP 27883588 A JP27883588 A JP 27883588A JP H02123480 A JPH02123480 A JP H02123480A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は制御ラインを介して制御信号を、表示信号バス
４介して表示データをイれぞれ表示装置に出力し、表示
７〜゛−タを表示装置に表示させるディスプレイタイミ
ングと表示させないノンディスプレイタイミングを制御
信号により制御するマイク【］Ｅ１ンピ１−タに関する
。
４介して表示データをイれぞれ表示装置に出力し、表示
７〜゛−タを表示装置に表示させるディスプレイタイミ
ングと表示させないノンディスプレイタイミングを制御
信号により制御するマイク【］Ｅ１ンピ１−タに関する
。
従来、この種のマイクロ：１ンピ１−タは、マルチ・チ
ップ構成のものかシングル・チップ構成（ワン・チップ
構成）のしのＣ゛あった。
ップ構成のものかシングル・チップ構成（ワン・チップ
構成）のしのＣ゛あった。
第４図【よマルチ・ブーツブ構成のマイクロコンピュー
タの従来例を示す禍成図である。
タの従来例を示す禍成図である。
マイク１−１］ンピ］−タは、プ［ｌグラム・カウンタ
（以Ｔ”ＰＣと記す）、論理演粋器（以下ＡＩＵと記す
）制御レジスタ等を有する中央処理装置４１（以下ＣＰ
Ｕ ４１と記す）、プログラム・メ七り４２（以下１
べ０Ｍ４２と記す）、データ・メｔす４３（以下ＲΔＭ
４３ど記す）や入出力回路４４（以下１１０４４と記す
）が個別のＩＣとして作られ、プリン１へ基板上のバス
４５て・結線されることにより、構成されていた。
（以Ｔ”ＰＣと記す）、論理演粋器（以下ＡＩＵと記す
）制御レジスタ等を有する中央処理装置４１（以下ＣＰ
Ｕ ４１と記す）、プログラム・メ七り４２（以下１
べ０Ｍ４２と記す）、データ・メｔす４３（以下ＲΔＭ
４３ど記す）や入出力回路４４（以下１１０４４と記す
）が個別のＩＣとして作られ、プリン１へ基板上のバス
４５て・結線されることにより、構成されていた。
一方、シングル・チップ構成のものは」−記マルブ・デ
ツプ構成のＣＰＵ、ＲＯＭ、ＲＡＭ。
ツプ構成のＣＰＵ、ＲＯＭ、ＲＡＭ。
Ｉ ／ Ｏ’Ｘどの機能を一つのＩＣヂップトで実現し
、マイクロコンビコータとしていた。
、マイクロコンビコータとしていた。
上述した従来のマイクロコンピュータはマルチ・ブーツ
ブ構成、シングル・チップ構成いずれの場合ｂ１・記の
ような欠点がある１、 （１）マルチ・チップ構成の場合、マイクロコンビコー
タの機能を得るためには複数のＩＣが必要であり、家電
製品等への組込み用マイクロコンピュタどじて使用する
には」スｌ−がかかり、スペースも必要である。
ブ構成、シングル・チップ構成いずれの場合ｂ１・記の
ような欠点がある１、 （１）マルチ・チップ構成の場合、マイクロコンビコー
タの機能を得るためには複数のＩＣが必要であり、家電
製品等への組込み用マイクロコンピュタどじて使用する
には」スｌ−がかかり、スペースも必要である。
（２）シングル・チップの構成の場合、そのデツプの製
造段階で゛機能が限定され、」−一−ザのシスデムム構
成（）限定されでしまう、１しかしコーザ側からは同一
機能をもったマイク［コ］ンピコークで１（ＯＭ、ＲＡ
Ｍの容量の異な８製品をしばしば要求される。この場合
、ＲＯＭ、ＲＡＭの容量の異なる製品を個別につくらざ
るを得す多品種となる。
造段階で゛機能が限定され、」−一−ザのシスデムム構
成（）限定されでしまう、１しかしコーザ側からは同一
機能をもったマイク［コ］ンピコークで１（ＯＭ、ＲＡ
Ｍの容量の異な８製品をしばしば要求される。この場合
、ＲＯＭ、ＲＡＭの容量の異なる製品を個別につくらざ
るを得す多品種となる。
（３）シングル・アップ構成の場合、メモリ容量を増加
するにはＲＯＭ、ＲＡＭを外付はゼねばならず、制御信
号の入出力のため既存のｉ１０ボー１〜がとられるか、
あるいは新たに制御ピンを設けなければならない。
するにはＲＯＭ、ＲＡＭを外付はゼねばならず、制御信
号の入出力のため既存のｉ１０ボー１〜がとられるか、
あるいは新たに制御ピンを設けなければならない。
本発明のマイクロコンビコータは、
指示により表示データを保持する表示データ保持手段と
、 指示により外部メモリのアドレスを保持Ｊるアドレス保
持手段と、 指示によりデータを保持づ−るデータ保持手段と、選択
指示にＪ：り表示信号ラインに接続された外部記憶装置
を選択する選択手段と、 接続指示により表示データ保持手段を選択するか、アド
レス保持手段とＹ−夕保持手段とを選択して、選択（）
たものを表示信号ラインに接続する接続手段と、 ディスプレイタイミングにおいては、表示データ保持手
段を表示信号ラインに接続するように接暁手段に接続指
示をし、表示データ保持手段に保持させた表示データを
表示信号バスに出力させ、ノンディスプレイタイミング
でデータ書き込み時には、選択手段に選択指示をし、ア
ドレス保持手段とデータ保持手段とを表示信号ラインに
接続するように接続手段に接続指示をし、アドレス保持
手段に保持させたアドレスにより表示信号ラインを介し
て外部記憶装置の該当個所をアクセスし、アクセクした
該当個所にデータ保持手段に保持させたデータを表示信
号ラインを介して書き込み、データディスプレイタイミ
ングでｆ−タ読み出し時には、選択手段に選択指示をし
、アドレス保持手段とデータ保持手段とを表示信号ライ
ンに接続するように接続手段に接続指示をし、アドレス
保持手段に保持させたアドレスにより表示信号ラインを
介して外部記憶装置の該当個所をアクセスし、アクセス
した該当個所のデータをデータ保持手段に保持させる制
御手段とを有する。
、 指示により外部メモリのアドレスを保持Ｊるアドレス保
持手段と、 指示によりデータを保持づ−るデータ保持手段と、選択
指示にＪ：り表示信号ラインに接続された外部記憶装置
を選択する選択手段と、 接続指示により表示データ保持手段を選択するか、アド
レス保持手段とＹ−夕保持手段とを選択して、選択（）
たものを表示信号ラインに接続する接続手段と、 ディスプレイタイミングにおいては、表示データ保持手
段を表示信号ラインに接続するように接暁手段に接続指
示をし、表示データ保持手段に保持させた表示データを
表示信号バスに出力させ、ノンディスプレイタイミング
でデータ書き込み時には、選択手段に選択指示をし、ア
ドレス保持手段とデータ保持手段とを表示信号ラインに
接続するように接続手段に接続指示をし、アドレス保持
手段に保持させたアドレスにより表示信号ラインを介し
て外部記憶装置の該当個所をアクセスし、アクセクした
該当個所にデータ保持手段に保持させたデータを表示信
号ラインを介して書き込み、データディスプレイタイミ
ングでｆ−タ読み出し時には、選択手段に選択指示をし
、アドレス保持手段とデータ保持手段とを表示信号ライ
ンに接続するように接続手段に接続指示をし、アドレス
保持手段に保持させたアドレスにより表示信号ラインを
介して外部記憶装置の該当個所をアクセスし、アクセス
した該当個所のデータをデータ保持手段に保持させる制
御手段とを有する。
表示装置に表示データを出力する表示信号ラインに外部
記憶装置を接続し、表示データ保持手段の表示信号ライ
ンへの接続と、アドレス保持手段とデータ保持手段との
表示信号ラインへの接続とを接続手段により時分割で行
っているので、表示信号ラインを表示装置の表示に使う
と同時に外部記憶装置とのデータの授受にも使うことが
できる。
記憶装置を接続し、表示データ保持手段の表示信号ライ
ンへの接続と、アドレス保持手段とデータ保持手段との
表示信号ラインへの接続とを接続手段により時分割で行
っているので、表示信号ラインを表示装置の表示に使う
と同時に外部記憶装置とのデータの授受にも使うことが
できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマイクロコンピュータの第１の実施例
が用いられたマイクロコンピュータシステムを示す構成
図、第２図は第１図の実施例の動作を示すタイムチャー
トである。
が用いられたマイクロコンピュータシステムを示す構成
図、第２図は第１図の実施例の動作を示すタイムチャー
トである。
マイクロコンピュータ１０は、内部ＲＯＭ１６゜内部Ｒ
ＡＭ１７．ＡＬＵ１８．ＰＣｌ３等の従来装置と、マル
チプレクサ１１．外部メモリデータラッチ１２．外部メ
モリアドレスラッチ１３１表示データラッチ１４．タイ
ミング制御回路１５とを有し、１． ＣＤ ２０を駆動
し、外部ＲＡＭ３０をアクセスする。
ＡＭ１７．ＡＬＵ１８．ＰＣｌ３等の従来装置と、マル
チプレクサ１１．外部メモリデータラッチ１２．外部メ
モリアドレスラッチ１３１表示データラッチ１４．タイ
ミング制御回路１５とを有し、１． ＣＤ ２０を駆動
し、外部ＲＡＭ３０をアクセスする。
次に本実施例の動作について第２図を参照して説明する
。
。
（１）時刻ｔ、、ｔ２間はディスプレイタイミングであ
る。
る。
コモン信号Ｃ１，Ｃ２は互に異なる電位ＶＤＤまたは電
位Ｏに設定されている。タイミング制御回路１５は、マ
ルチプレクサ１１に接続指示ＯＮをして表示データラッ
チ１４を表示信号ラインＢ１゜Ｂ２ 、Ｂ３ 、Ｂａに
接続させ、内部バスＢＯから表示データラッチ１４にラ
ッチさゼた表示データを表示信号ラインＢ１．Ｂ２ 、
Ｂ３．Ｂａを介して液晶表示器２０（以降Ｌ ＣＤ ２
０と記す）に表示させる。このとき多重化信号Ｓ１，８
２ 、Ｂ３゜Ｂ４は表示データである。
位Ｏに設定されている。タイミング制御回路１５は、マ
ルチプレクサ１１に接続指示ＯＮをして表示データラッ
チ１４を表示信号ラインＢ１゜Ｂ２ 、Ｂ３ 、Ｂａに
接続させ、内部バスＢＯから表示データラッチ１４にラ
ッチさゼた表示データを表示信号ラインＢ１．Ｂ２ 、
Ｂ３．Ｂａを介して液晶表示器２０（以降Ｌ ＣＤ ２
０と記す）に表示させる。このとき多重化信号Ｓ１，８
２ 、Ｂ３゜Ｂ４は表示データである。
（２）時刻し２．ｔ３間はノンディスプレイタイミング
で書き込みを行う場合である。
で書き込みを行う場合である。
コモン信号Ｃ１，Ｃ２は、ともに１／２Ｖｏｏに設定さ
れており、表示信号ラインＢ１．Ｂ２．Ｂ３゜Ｂ４の電
位にかかわらずＬ ＣＤ ２０には表示が行なわれない
。また、外部メモリ選択信号ＧＥはハイレベルなので外
部ＲＡＭ３０が選択されている。
れており、表示信号ラインＢ１．Ｂ２．Ｂ３゜Ｂ４の電
位にかかわらずＬ ＣＤ ２０には表示が行なわれない
。また、外部メモリ選択信号ＧＥはハイレベルなので外
部ＲＡＭ３０が選択されている。
タイミング制御回路１５は、マルチプレクサ１１に接続
指示ＣＮをして、外部メモリアドレスラッチ１３．外部
メモリデータラッチ１２をそれぞれ表示信号ラインＢ＋
、８２に接続させ、また、外部メモリ選択信号ＣＥは
ハイレベルなので外部ＲＡＭ３０が選択されている。外
部メモリアドレスラッチ１３にラッチさせた外部ＲＡＭ
３０のアドレスをアクセスし、アクセスしたアドレスに
外部メモリデータラッチ１２にラッチさせたデータを、
表示信号ラインＢ３を介して出力されたライト信号であ
る多重化信号Ｓ３に基づいて書き込む。
指示ＣＮをして、外部メモリアドレスラッチ１３．外部
メモリデータラッチ１２をそれぞれ表示信号ラインＢ＋
、８２に接続させ、また、外部メモリ選択信号ＣＥは
ハイレベルなので外部ＲＡＭ３０が選択されている。外
部メモリアドレスラッチ１３にラッチさせた外部ＲＡＭ
３０のアドレスをアクセスし、アクセスしたアドレスに
外部メモリデータラッチ１２にラッチさせたデータを、
表示信号ラインＢ３を介して出力されたライト信号であ
る多重化信号Ｓ３に基づいて書き込む。
一方、この間リード信号である多重化信号Ｓ４はロウベ
ルにされている。時刻ｔ３．ｔＡ間と時刻ｔＡ 、ｔ５
間の動作はそれぞれ時刻ｔ１．ｔ２間と時刻ｔ２ 、ｔ
３間の動作に同じなので説明は省略する。また時刻ｔ５
．ｔｅ間の動作も時刻ｔ１ｔ２間の動作と同じである。
ルにされている。時刻ｔ３．ｔＡ間と時刻ｔＡ 、ｔ５
間の動作はそれぞれ時刻ｔ１．ｔ２間と時刻ｔ２ 、ｔ
３間の動作に同じなので説明は省略する。また時刻ｔ５
．ｔｅ間の動作も時刻ｔ１ｔ２間の動作と同じである。
（３）時刻ｔ８．ｔ７間はノンディスプレイタイミング
で読み出しを行う場合である。
で読み出しを行う場合である。
コモン信号Ｃ１，Ｃ２は、ともニ１／２Ｖ ＤＤ Ｋ：
設定されており、表示信号ラインＢ１．Ｂ２ 、Ｂ３
。
設定されており、表示信号ラインＢ１．Ｂ２ 、Ｂ３
。
Ｂ４の電位にかかわらずＬ ＣＤ ２０には表示が行な
われない。また、外部メモリ選択信号ＣＥはハイレベル
なので外部ＲＡＭ３０が選択されている。
われない。また、外部メモリ選択信号ＣＥはハイレベル
なので外部ＲＡＭ３０が選択されている。
タイミング制御回路１５は、マルチプレフナ１１に接続
指示ＯＮをして、外部メモリアドレスラッチ１３．外部
メモリデータラッチ１２をそれぞれ表示信号ラインＢ１
．Ｂ２に接続させ、外部メモリアドレスラッチ１３にラ
ッチさせた外部ＲＡ Ｍ２Ｏのアドレスをアクセクし、
アクセスしたアドレスのデータを表示信号ラインＢ４を
介して出力させたリード信号である。多重化信号Ｓ４に
基づいて読み出し、外部メモリデータラッチ１２にラッ
チさせる。一方、この間ライト信号である多重化（Ａｇ
８３は［１つしノベルにされている。時シｌ ｊγ。
指示ＯＮをして、外部メモリアドレスラッチ１３．外部
メモリデータラッチ１２をそれぞれ表示信号ラインＢ１
．Ｂ２に接続させ、外部メモリアドレスラッチ１３にラ
ッチさせた外部ＲＡ Ｍ２Ｏのアドレスをアクセクし、
アクセスしたアドレスのデータを表示信号ラインＢ４を
介して出力させたリード信号である。多重化信号Ｓ４に
基づいて読み出し、外部メモリデータラッチ１２にラッ
チさせる。一方、この間ライト信号である多重化（Ａｇ
８３は［１つしノベルにされている。時シｌ ｊγ。
１８間と時刻ｔ：Ｂ、ｔｇ間の動負はだれぞれ時刻ｔ５
．ｔ６間と時刻ｔ６．ｔ７間の動作と同じなので説明は
省略りる。
．ｔ６間と時刻ｔ６．ｔ７間の動作と同じなので説明は
省略りる。
次に本発明の第２の実施例について説明する１、第３図
は本発明の第２の実施例を示す構成図である。
は本発明の第２の実施例を示す構成図である。
本実施例は第１の実施例の内部バス１３ｏと外部メｔす
ｆ−タラップ１２との間にキャッジ１メモＪ １２ｏを
、内部バス１３０と外部メしリアドレスラッ（１３どの
間にＦＴＦＯ１３ｏをそれぞれ設け、外部ＲＡＭ３０の
代りに外部ＲＯＭ３１を接続し１こものである。
ｆ−タラップ１２との間にキャッジ１メモＪ １２ｏを
、内部バス１３０と外部メしリアドレスラッ（１３どの
間にＦＴＦＯ１３ｏをそれぞれ設け、外部ＲＡＭ３０の
代りに外部ＲＯＭ３１を接続し１こものである。
次に本実施例の動作について説明する。Ｌ、 ＣＤトニ
表示４行うのは第１の実施例と同じなので説明を省略す
る１、また、外部ＲＯＭ ３１に対しては読み出しのみ
行うので表示信号ライン８４は接続されない１、 外部ＲＯＭ３１からデータを読み込むそれぞれのり、イ
ミングは第１の実施例と同様である。しかし第１の実施
例１では外部ＲＡＭ３０にアクセスするのはその必要が
発生した時点であるのに対し、本実施例では外部ＲＯＭ
３１に１［１グラムのデータが入っているため坦在実行
中の一ゾ［１グラムの近傍アドレスのデータをアクセス
し、キャツシニトメｔす１２ｏに貯えておく。一般にプ
ログラムにおいてての分岐先は現在実行している１日グ
ラ１、・アドレスの近傍であるので多くの場合外部ＲＯ
Ｍ３１を直接アクセスすることなくキャッジコメモリ１
２ｏ内のプ［１グラムデータを利用しり−ることができ
る。
表示４行うのは第１の実施例と同じなので説明を省略す
る１、また、外部ＲＯＭ ３１に対しては読み出しのみ
行うので表示信号ライン８４は接続されない１、 外部ＲＯＭ３１からデータを読み込むそれぞれのり、イ
ミングは第１の実施例と同様である。しかし第１の実施
例１では外部ＲＡＭ３０にアクセスするのはその必要が
発生した時点であるのに対し、本実施例では外部ＲＯＭ
３１に１［１グラムのデータが入っているため坦在実行
中の一ゾ［１グラムの近傍アドレスのデータをアクセス
し、キャツシニトメｔす１２ｏに貯えておく。一般にプ
ログラムにおいてての分岐先は現在実行している１日グ
ラ１、・アドレスの近傍であるので多くの場合外部ＲＯ
Ｍ３１を直接アクセスすることなくキャッジコメモリ１
２ｏ内のプ［１グラムデータを利用しり−ることができ
る。
（発明の効果）
以上説明１ノだように本発明は、表示装置に表示データ
を出力する表示信号ラインに外部記憶装置を接続し、表
示データ保持手段の表示信号ラインへの接続と、アドレ
ス保持手段どｆ−全保持手段との表示信号ラインへの接
続とを時分割で（ううことにより、表示信号ラインを表
示装置の表示に使うと同時に外部記憶装置とのデータの
授受にも使えるので、マイクロコンピュータの端子数ど
コストの増加なしにメモリ容量を増加できる効果がある
。
を出力する表示信号ラインに外部記憶装置を接続し、表
示データ保持手段の表示信号ラインへの接続と、アドレ
ス保持手段どｆ−全保持手段との表示信号ラインへの接
続とを時分割で（ううことにより、表示信号ラインを表
示装置の表示に使うと同時に外部記憶装置とのデータの
授受にも使えるので、マイクロコンピュータの端子数ど
コストの増加なしにメモリ容量を増加できる効果がある
。
第１図は本発明のマイクロコンピュータの第１の実施例
を示す構成図、第２図は第１図の実施例の動作を示（−
タイムヂャート、第３図は本発明の第２の実施例を示す
構成図、第１図はマルチ・チップ構成の従来例を示す一
構成図である。 １０・・・マイクロコンピュータ、 １１・・・マルチプレクサ、 １２・・・外部メモリデータラッチ、 １３・・・外部メモリアドレスラッチ、１４・・・表示
データラップ、 １５・・・タイミング制御回路、 １６・・・内部ＲＯＭ。 １７・・・内部ＲＡＭ。 １８・・・Ａ Ｌ Ｕ 。 １９・・・１〕Ｃｌ ２Ｏ・・・ＬＣＤ、 ３０・・・外部ＲＡＭ、 ３１・・・外部ＲＯＭ。
を示す構成図、第２図は第１図の実施例の動作を示（−
タイムヂャート、第３図は本発明の第２の実施例を示す
構成図、第１図はマルチ・チップ構成の従来例を示す一
構成図である。 １０・・・マイクロコンピュータ、 １１・・・マルチプレクサ、 １２・・・外部メモリデータラッチ、 １３・・・外部メモリアドレスラッチ、１４・・・表示
データラップ、 １５・・・タイミング制御回路、 １６・・・内部ＲＯＭ。 １７・・・内部ＲＡＭ。 １８・・・Ａ Ｌ Ｕ 。 １９・・・１〕Ｃｌ ２Ｏ・・・ＬＣＤ、 ３０・・・外部ＲＡＭ、 ３１・・・外部ＲＯＭ。
Claims (1)
- 【特許請求の範囲】 制御ラインを介して制御信号を、表示信号ラインを介し
て表示データをそれぞれ表示装置に出力し、表示データ
を表示装置に表示させるディスプレイタイミングと表示
させないノンディスプレイタイミングを制御信号により
制御するマイクロコンピュータにおいて、 指示により表示データを保持する表示データ保持手段と
、 指示により外部メモリのアドレスを保持するアドレス保
持手段と、 指示によりデータを保持するデータ保持手段と、選択指
示により表示信号ラインに接続された外部記憶装置を選
択する選択手段と、 接続指示により表示データ保持手段を選択するか、アド
レス保持手段とデータ保持手段とを選択して、選択した
ものを表示信号ラインに接続する接続手段と、 ディスプレイタイミングにおいては、表示データ保持手
段を表示信号ラインに接続するように接続手段に接続指
示をし、表示データ保持手段に保持させた表示データを
表示信号バスに出力させ、ノンディスプレイタイミング
でデータ書き込み時には、選択手段に選択指示をし、ア
ドレス保持手段とデータ保持手段とを表示信号ラインに
接続するように接続手段に接続指示をし、アドレス保持
手段に保持させたアドレスにより表示信号ラインを介し
て外部記憶装置の該当個所をアクセスし、アクセクした
該当個所にデータ保持手段に保持させたデータを表示信
号ラインを介して書き込み、データディスプレイタイミ
ングでデータ読み出し時には、選択手段に選択指示をし
、アドレス保持手段とデータ保持手段とを表示信号ライ
ンに接続するように接続手段に接続指示をし、アドレス
保持手段に保持させたアドレスにより表示信号ラインを
介して外部記憶装置の該当個所をアクセスし、アクセス
した該当個所のデータを表示信号ラインを介してデータ
保持手段に保持させる制御手段とを有することを特徴と
するマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27883588A JPH02123480A (ja) | 1988-11-02 | 1988-11-02 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27883588A JPH02123480A (ja) | 1988-11-02 | 1988-11-02 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123480A true JPH02123480A (ja) | 1990-05-10 |
Family
ID=17602818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27883588A Pending JPH02123480A (ja) | 1988-11-02 | 1988-11-02 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123480A (ja) |
-
1988
- 1988-11-02 JP JP27883588A patent/JPH02123480A/ja active Pending
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