JPH02123821A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH02123821A JPH02123821A JP63277972A JP27797288A JPH02123821A JP H02123821 A JPH02123821 A JP H02123821A JP 63277972 A JP63277972 A JP 63277972A JP 27797288 A JP27797288 A JP 27797288A JP H02123821 A JPH02123821 A JP H02123821A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- gate line
- channel
- pull
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主としてＣＭＯ５（Ｃｏｍｐｌｅｍｅｎｔａｌ
ｙ ＭｅｔａｌＯｘｉｄｅ Ｓｅ＋５ｉｃｏｎｄｕｃｔ
ｏｒ）インバータ等として用いられる半導体回路に関す
る。
ｙ ＭｅｔａｌＯｘｉｄｅ Ｓｅ＋５ｉｃｏｎｄｕｃｔ
ｏｒ）インバータ等として用いられる半導体回路に関す
る。
第２図は従来における低貫通電流のＣＭＯＳインバータ
回路図であり、図中１１はＰチャネルトランジスタ、１
２はＮチャネルトランジスタ、１３はＰチャネルトラン
ジスタ、１４はＮチャネルトランジスタを示している。
回路図であり、図中１１はＰチャネルトランジスタ、１
２はＮチャネルトランジスタ、１３はＰチャネルトラン
ジスタ、１４はＮチャネルトランジスタを示している。
Ｐチャネルトランジスタ１１とＮチャネルトランジスタ
１２とは夫々のドレインＤが相互に接続されて出力端ｇ
に接続され、またＰチャネルトランジスタ１１のソース
Ｓは電源に接続され、更にＮチャネルトランジスタ１２
のソースＳは接地電位としてＣＭＯＳインバータ出力回
路１０が構成されている。
１２とは夫々のドレインＤが相互に接続されて出力端ｇ
に接続され、またＰチャネルトランジスタ１１のソース
Ｓは電源に接続され、更にＮチャネルトランジスタ１２
のソースＳは接地電位としてＣＭＯＳインバータ出力回
路１０が構成されている。
そしてＰチャネルトランジスタ１１のゲートラインｅと
Ｎチャネルトランジスタ１２のゲートラインｆとは拡散
抵抗１５を介在させて相互に接続されると共に、Ｐチャ
ネルトランジスタ１３のドレインＤ１Ｎチャネルトラン
ジスタ１４のドレインＤに接続されている。Ｐチャネル
トランジスタ１３のソースＳは電源に接続され、またＮ
チャネルトランジスタ１４のソースＳは接地電位とする
と共に、Ｐチャネルトランジスタ１３のゲート及びＮチ
ャネルトランジスタ１４のゲートは夫々接続されて、入
力端Ｃに接続されている。
Ｎチャネルトランジスタ１２のゲートラインｆとは拡散
抵抗１５を介在させて相互に接続されると共に、Ｐチャ
ネルトランジスタ１３のドレインＤ１Ｎチャネルトラン
ジスタ１４のドレインＤに接続されている。Ｐチャネル
トランジスタ１３のソースＳは電源に接続され、またＮ
チャネルトランジスタ１４のソースＳは接地電位とする
と共に、Ｐチャネルトランジスタ１３のゲート及びＮチ
ャネルトランジスタ１４のゲートは夫々接続されて、入
力端Ｃに接続されている。
而してこのようなＣＭＯＳインバータ回路にあっては入
力端Ｃに対する入力電位ｖｃを当初のハイレベルの状態
からローレベルに変化してゆく過程で第３図に示す如く
に動作する。第３図は横軸に時間を、また縦軸に電位を
とって示しである。
力端Ｃに対する入力電位ｖｃを当初のハイレベルの状態
からローレベルに変化してゆく過程で第３図に示す如く
に動作する。第３図は横軸に時間を、また縦軸に電位を
とって示しである。
今、入力端Ｃに対する入力電位ｖ６がＰチャネルトラン
ジスタ１３のスレッショルド電位ＰＣｂＶＴＭよりも低
くなるとＰチャネルトランジスタ１３．Ｎチャネルトラ
ンジスタ１４は共にオン状態となり、ゲートラインｅの
電位ｖ０はハイレベルに立上がるが、ゲートラインｆの
電位ｖｆは拡散抵抗１５の抵抗値が両トランジスタ１３
．１４のオン抵抗よりも十分大きいからその電圧降下に
よってローレベルのままである。
ジスタ１３のスレッショルド電位ＰＣｂＶＴＭよりも低
くなるとＰチャネルトランジスタ１３．Ｎチャネルトラ
ンジスタ１４は共にオン状態となり、ゲートラインｅの
電位ｖ０はハイレベルに立上がるが、ゲートラインｆの
電位ｖｆは拡散抵抗１５の抵抗値が両トランジスタ１３
．１４のオン抵抗よりも十分大きいからその電圧降下に
よってローレベルのままである。
そして入力電位Ｖ、がＮチャネルトランジスタ１４のス
レッショルド電圧Ｎ ｃｋ Ｖ 、、より低下したとき
はＰチャネルトランジスタ１３はオン状態に、またＮチ
ャネルトランジスタ１４はオフ状態となり、Ｎチャネル
トランジスタ１４の抵抗値は拡散抵抗１５よりも十分大
きくなるため、ゲートラインｆの電位ｖ ｔはハイレベ
ルに立上がる。
レッショルド電圧Ｎ ｃｋ Ｖ 、、より低下したとき
はＰチャネルトランジスタ１３はオン状態に、またＮチ
ャネルトランジスタ１４はオフ状態となり、Ｎチャネル
トランジスタ１４の抵抗値は拡散抵抗１５よりも十分大
きくなるため、ゲートラインｆの電位ｖ ｔはハイレベ
ルに立上がる。
一方入力端Ｃの入力電位■６をローレベルからハイレベ
ルに変化させたときは同様な原理で破線で示す如くに変
化する。
ルに変化させたときは同様な原理で破線で示す如くに変
化する。
従って入力電位Ｖ、の立上がり、立下がり過程において
電位Ｖ、、Ｖ、が上述の如（に変化するためＣＭＯＳイ
ンバータ回路の両トランジスタ１１．１２が同時にオン
状態となることはなく、貫通電流は流れない。
電位Ｖ、、Ｖ、が上述の如（に変化するためＣＭＯＳイ
ンバータ回路の両トランジスタ１１．１２が同時にオン
状態となることはなく、貫通電流は流れない。
ところでこのような従来の貫通電流を低減したＣＭＯＳ
インバータ回路にあってはＣＭＯＳインバータ出力を高
抵抗にするのが難しいという問題があった。
インバータ回路にあってはＣＭＯＳインバータ出力を高
抵抗にするのが難しいという問題があった。
本発明はかかる事情に濫みなされたものであって、その
目的とするところは貫通電流が低く、しかも高抵抗出力
が得られる半導体回路を提供するにある。
目的とするところは貫通電流が低く、しかも高抵抗出力
が得られる半導体回路を提供するにある。
本発明に係る半導体回路は、ＣＭＯＳインバータ回路に
おけるＰチャネル トランジスタのゲートラインにプル
アップ用Ｐチャネルトランジスタを接続し、またＮチャ
ネルトランジスタのゲートラインにプルダウン用Ｎチャ
ネルトランジスタを接続すると共に、これら両ゲートラ
イン間に遮断機能素子を介装し、前記プルアップ用Ｐチ
ャネルトランジスタ、プルダウン用Ｎチャネルトランジ
スタと遮断機能素子とにこれらの一方をオンし、他方を
オフとする切換信号を入力する。
おけるＰチャネル トランジスタのゲートラインにプル
アップ用Ｐチャネルトランジスタを接続し、またＮチャ
ネルトランジスタのゲートラインにプルダウン用Ｎチャ
ネルトランジスタを接続すると共に、これら両ゲートラ
イン間に遮断機能素子を介装し、前記プルアップ用Ｐチ
ャネルトランジスタ、プルダウン用Ｎチャネルトランジ
スタと遮断機能素子とにこれらの一方をオンし、他方を
オフとする切換信号を入力する。
本発明にあってはこれによってＣＭＯＳインバータ出力
回路の前段におけるＰチャネルトランジスタとＮチャネ
ルトランジスタとを電気的に分離し、またＣＭＯＳイン
バータ出力回路のＰチャネルトランジスタ、Ｎチャネル
トランジスタを夫々のゲートラインに接続したプルアッ
プ、プルダウントランジスタで遮断する。
回路の前段におけるＰチャネルトランジスタとＮチャネ
ルトランジスタとを電気的に分離し、またＣＭＯＳイン
バータ出力回路のＰチャネルトランジスタ、Ｎチャネル
トランジスタを夫々のゲートラインに接続したプルアッ
プ、プルダウントランジスタで遮断する。
以下本発明をトライステートインバータ回路として構成
した場合につき図面に基づき具体的に説明する。
した場合につき図面に基づき具体的に説明する。
第１図は本発明に係る半導体回路（以下本発明回路とい
う）を示す回路図であり、図中ｌはＰチャネルトランジ
スタ、２はＮチャネルトランジスタ、３はＰチャネルト
ランジスタ、４はＮチャネルトランジスタ、５は拡散抵
抗を示している。
う）を示す回路図であり、図中ｌはＰチャネルトランジ
スタ、２はＮチャネルトランジスタ、３はＰチャネルト
ランジスタ、４はＮチャネルトランジスタ、５は拡散抵
抗を示している。
Ｐチャネルトランジスタ１とＮチャネルトランジスタ２
とはドレインＤが相互に接続されると共に出力端ｇに接
続されている。
とはドレインＤが相互に接続されると共に出力端ｇに接
続されている。
Ｐチャネルトランジスタ１のソースＳは電源に接続され
、またＮチャネルトランジスタ２のソースは接地電位と
しである。
、またＮチャネルトランジスタ２のソースは接地電位と
しである。
そしてＰチャネルトランジスタｌのゲートに繋がるゲー
トラインｅには途中にプルアップ用のＰチャネルトラン
ジスタ７のドレインＤが接続され、またＮチャネルトラ
ンジスタ２のゲートに繋がるゲートラインｒには途中に
プルダウン用のＮチャネルトランジスタ７のドレインＤ
が接続され、また両ゲートラインｅ、ｆはその間に拡散
抵抗５、ＣＭＯ３）ランスミッションゲート６を直列接
続した状態で介在させ、更に各ゲートラインｅ、ｆはＰ
チャネルトランジスタ３、Ｎチャネルトランジスタ４の
各ドレインＤに接続せしめられている。
トラインｅには途中にプルアップ用のＰチャネルトラン
ジスタ７のドレインＤが接続され、またＮチャネルトラ
ンジスタ２のゲートに繋がるゲートラインｒには途中に
プルダウン用のＮチャネルトランジスタ７のドレインＤ
が接続され、また両ゲートラインｅ、ｆはその間に拡散
抵抗５、ＣＭＯ３）ランスミッションゲート６を直列接
続した状態で介在させ、更に各ゲートラインｅ、ｆはＰ
チャネルトランジスタ３、Ｎチャネルトランジスタ４の
各ドレインＤに接続せしめられている。
即ち、Ｐチャネルトランジスタ１はＰチャネルトランジ
スタ３．プルアップ用のＰチャネルトランジスタ７の出
力を入力とし、またＮチャネルトランジスタ２はＮチャ
ネルトランジスタ４．プルダウン用のＮチャネルトラン
ジスタ８の出力を入力とするようにしである。
スタ３．プルアップ用のＰチャネルトランジスタ７の出
力を入力とし、またＮチャネルトランジスタ２はＮチャ
ネルトランジスタ４．プルダウン用のＮチャネルトラン
ジスタ８の出力を入力とするようにしである。
Ｐチャネルトランジスタ３．７の各ソースＳは電源に接
続され、またＮチャネルトランジスタ４゜８の各ソース
Ｓは接地電位とし、更にＰチャネルトランジスタ３．Ｎ
チャネルトランジスタ４のゲートは相互に接続された状
態で入力端Ｃに接続せしめられている。
続され、またＮチャネルトランジスタ４゜８の各ソース
Ｓは接地電位とし、更にＰチャネルトランジスタ３．Ｎ
チャネルトランジスタ４のゲートは相互に接続された状
態で入力端Ｃに接続せしめられている。
ＣＭＯ５）ランスミッションゲート６はＰチャネルトラ
ンジスタ６ａ、 Ｎチャネルトランジスタ６ｂのソース
、ドレインを相互に接続して構成され、Ｐチャネルトラ
ンジスタ６ａのゲートはプルダウン用のＮチャネルトラ
ンジスタ８におけるゲートとラインａによって接続せし
められ、またＮチャネルトランジスタ６ｂのゲートはプ
ルアップ用のＰチャネルトランジスタ７におけるゲート
とラインｂによって夫々接続せしめられ、これらライン
ａ、ｂには互いに逆相の信号が入力されるようにしであ
る。
ンジスタ６ａ、 Ｎチャネルトランジスタ６ｂのソース
、ドレインを相互に接続して構成され、Ｐチャネルトラ
ンジスタ６ａのゲートはプルダウン用のＮチャネルトラ
ンジスタ８におけるゲートとラインａによって接続せし
められ、またＮチャネルトランジスタ６ｂのゲートはプ
ルアップ用のＰチャネルトランジスタ７におけるゲート
とラインｂによって夫々接続せしめられ、これらライン
ａ、ｂには互いに逆相の信号が入力されるようにしであ
る。
而してこのような本発明回路にあってはゲートラインａ
に例えばハイレベルの電圧を、またゲートラインｂにロ
ーレベルの電圧を印加するとプルアップ用のＰチャネル
トランジスタ７、プルダウン用のＮチャネルトランジス
タ８は共にオフとなり、トランスミッションゲート６を
構成するＰチャネルトランジスタ６ａＳＮチャネルトラ
ンジスタ６ｂは共にオンとなり、第２図に示す従来の低
貫通インバータ回路と同様に動作する。
に例えばハイレベルの電圧を、またゲートラインｂにロ
ーレベルの電圧を印加するとプルアップ用のＰチャネル
トランジスタ７、プルダウン用のＮチャネルトランジス
タ８は共にオフとなり、トランスミッションゲート６を
構成するＰチャネルトランジスタ６ａＳＮチャネルトラ
ンジスタ６ｂは共にオンとなり、第２図に示す従来の低
貫通インバータ回路と同様に動作する。
また逆にゲートラインａにローレベルの電圧を、ゲート
ラインｂにハイレベルの電圧を夫々印加すると、トラン
スミッションゲート６を構成するＰチャネルトランジス
タ６ａＳＮチャネルトランジスタ６ｂは共にオフ状態と
なり、ゲートラインｅの電圧Ｖ、は入力電圧ｖ６の値に
依ってハイレベル又はフローティング状態となる。一方
、ゲートラインｆの電圧■、はローレベル又はフローテ
ィング状態となる。
ラインｂにハイレベルの電圧を夫々印加すると、トラン
スミッションゲート６を構成するＰチャネルトランジス
タ６ａＳＮチャネルトランジスタ６ｂは共にオフ状態と
なり、ゲートラインｅの電圧Ｖ、は入力電圧ｖ６の値に
依ってハイレベル又はフローティング状態となる。一方
、ゲートラインｆの電圧■、はローレベル又はフローテ
ィング状態となる。
そしてこの状態ではプルアップ用のＰチャネルトランジ
スタ７はオン状態にあるから、ゲートラインｅは入力電
圧■。の値の如何にかかわらず、ハイレベルとなる。
スタ７はオン状態にあるから、ゲートラインｅは入力電
圧■。の値の如何にかかわらず、ハイレベルとなる。
同様にプルダウン用Ｎチャネルトランジスタ８もオン状
態にあるから、ゲートラインｆは逆にローレベルとなる
。
態にあるから、ゲートラインｆは逆にローレベルとなる
。
従ってＰチャネルトランジスタ１、Ｎチャネルトランジ
スタ２は共にオフ状態となり、出力端から高抵抗出力が
得られることとなる。
スタ２は共にオフ状態となり、出力端から高抵抗出力が
得られることとなる。
なお上述の実施例にあってはトランスミッションゲート
６はＰチャネルトランジスタ５ａ、 Ｎチャネルトラン
ジスタ６ｂを組み合せた構成につき説明したが、何らこ
れにく限るものではなく、スイッチング素子等を用いて
もよく、遮断機能素子として機能するものであればよい
。またこのような素子が抵抗を備える場合には拡散抵抗
５を省略してもよい。
６はＰチャネルトランジスタ５ａ、 Ｎチャネルトラン
ジスタ６ｂを組み合せた構成につき説明したが、何らこ
れにく限るものではなく、スイッチング素子等を用いて
もよく、遮断機能素子として機能するものであればよい
。またこのような素子が抵抗を備える場合には拡散抵抗
５を省略してもよい。
以上の如く本発明回路にあっては低貫通電流であって、
しかも高抵抗出力が得られる優れた効果を奏するもので
ある。
しかも高抵抗出力が得られる優れた効果を奏するもので
ある。
第１図は本発明を適用したトライステートインバータの
出力回路図、第２図は従来のインバータ回路図、第３図
は同じく動作説明図である。 ｌ・・・Ｐチャネルトランジスタ ２・・・Ｎチャネル
トランジスタ ３・・・Ｐチャネルトランジスタ４・・
・Ｎチャネルトランジスタ ５・・・拡散抵抗６・・・
遮断機能素子 ７・・・プルアップ用のＰチャネルトラ
ンジスタ ８・・・プルダウン用のＮチャネルトランジ
スタ なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第 図 弔 図 電位 図 手続補正書（自発） 錫諾 °１年 ７月 ４日
出力回路図、第２図は従来のインバータ回路図、第３図
は同じく動作説明図である。 ｌ・・・Ｐチャネルトランジスタ ２・・・Ｎチャネル
トランジスタ ３・・・Ｐチャネルトランジスタ４・・
・Ｎチャネルトランジスタ ５・・・拡散抵抗６・・・
遮断機能素子 ７・・・プルアップ用のＰチャネルトラ
ンジスタ ８・・・プルダウン用のＮチャネルトランジ
スタ なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第 図 弔 図 電位 図 手続補正書（自発） 錫諾 °１年 ７月 ４日
Claims (1)
- １、ＣＭＯＳインバータ回路におけるＰチャネルトラン
ジスタのゲートラインにプルアップ用Ｐチャネルトラン
ジスタを接続し、またＮチャネルトランジスタのゲート
ラインにプルダウン用Ｎチャネルトランジスタを接続す
ると共に、これら両ゲートライン間に遮断機能素子を介
装し、前記プルアップ用Ｐチャネルトランジスタ、プル
ダウン用Ｎチャネルトランジスタと遮断機能素子とにこ
れらの一方をオンし、他方をオフとする切換信号を入力
するようにしたことを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277972A JPH02123821A (ja) | 1988-11-01 | 1988-11-01 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277972A JPH02123821A (ja) | 1988-11-01 | 1988-11-01 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123821A true JPH02123821A (ja) | 1990-05-11 |
Family
ID=17590835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63277972A Pending JPH02123821A (ja) | 1988-11-01 | 1988-11-01 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123821A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020202494A (ja) * | 2019-06-11 | 2020-12-17 | パナソニックＩｐマネジメント株式会社 | 半導体リレー |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121619A (ja) * | 1984-06-25 | 1986-01-30 | Fujitsu Ltd | 相補型３ステ−トｍｉｓゲ−ト回路 |
| JPS6360625A (ja) * | 1986-08-29 | 1988-03-16 | Mitsubishi Electric Corp | ３ステ−ト付相補型ｍｏｓ集積回路 |
-
1988
- 1988-11-01 JP JP63277972A patent/JPH02123821A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121619A (ja) * | 1984-06-25 | 1986-01-30 | Fujitsu Ltd | 相補型３ステ−トｍｉｓゲ−ト回路 |
| JPS6360625A (ja) * | 1986-08-29 | 1988-03-16 | Mitsubishi Electric Corp | ３ステ−ト付相補型ｍｏｓ集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020202494A (ja) * | 2019-06-11 | 2020-12-17 | パナソニックＩｐマネジメント株式会社 | 半導体リレー |
| CN113853744A (zh) * | 2019-06-11 | 2021-12-28 | 松下知识产权经营株式会社 | 半导体继电器 |
| US11870426B2 (en) | 2019-06-11 | 2024-01-09 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor relay |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0239059B1 (en) | Logical circuit | |
| WO1985002957A1 (en) | Complementary field effect transistor "exclusive or" (or "nor") logic gates | |
| WO1988010031A1 (en) | Cmos threshold circuit | |
| DE3672425D1 (de) | C-mos-eingangsschaltung. | |
| KR920004340B1 (ko) | 전원절환회로 | |
| US4725982A (en) | Tri-state buffer circuit | |
| US4763022A (en) | TTL-to-CMOS buffer | |
| US5057713A (en) | Bipolar MOS logic circuit and semiconductor integrated circuit | |
| KR100300687B1 (ko) | 반도체집적회로 | |
| US5159214A (en) | Bicmos logic circuit | |
| US6104213A (en) | Domino logic circuit having a clocked precharge | |
| JP3055230B2 (ja) | レベルシフタ回路 | |
| JP2557147B2 (ja) | 多重入力ｍｏｓ論理回路及びｃｍｏｓ論理回路 | |
| KR940020690A (ko) | 저전력소모 및 고속 노아게이트 집적회로 | |
| JPH02123821A (ja) | 半導体回路 | |
| JP2800336B2 (ja) | 半導体アナログスイッチ | |
| JPS60261216A (ja) | マルチプレクサ | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JPH09116419A (ja) | レベルシフタ回路 | |
| JPS58120321A (ja) | 入力回路 | |
| JPS63302622A (ja) | インタフエ−ス回路 | |
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JPH0666656B2 (ja) | シユミツトトリガ回路 | |
| JPH0349210B2 (ja) | ||
| JPH01176117A (ja) | 貫通電流防止回路 |