JPH02125342U - - Google Patents
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- JPH02125342U JPH02125342U JP3415789U JP3415789U JPH02125342U JP H02125342 U JPH02125342 U JP H02125342U JP 3415789 U JP3415789 U JP 3415789U JP 3415789 U JP3415789 U JP 3415789U JP H02125342 U JPH02125342 U JP H02125342U
- Authority
- JP
- Japan
- Prior art keywords
- input
- input signal
- signal pad
- integrated circuit
- semiconductor integrated
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
第１図ａは本考案の第一実施例の入力回路ブロ
ツクを示す平面図。第１図ｂはそのＸ−Ｘ′断面
図。第２図はその回路図。第３図は本考案の第一
実施例を示す平面図。第４図ａ，ｂ，ｃおよびｄ
は本考案の第一実施例と従来例の入力回路ブロツ
クの入出力信号を示すパルス波形図。第５図ａは
本考案の第二実施例の入力回路の要部を示す平面
図。第５図ｂはそのＹ−Ｙ′断面図。第６図は従
来例を示す平面図。第７図はその基本セルの一例
を示す平面図。第８図はその基本セルの回路図。
第９図は従来例の入力回路ブロツクを示す平面図
。第１０図はその回路図。 １……半導体基板、２ａ，２ａ１……入力回路
ブロツク、２ｂ……出力回路ブロツク、３……基
本セル、４……電源パツド、５……接地パツド、
６……入力信号パツド、７，９，１５，１８……
接続孔、８……抵抗体層、１０……入力保護回路
、１１，１３，１４，１７，２２……引出し線、
１２……入力バツフア、１６……電源線、１９…
…接地線、２０……誘電体層、２１……下層導体
層、３０……入力端子、３１……抵抗、３２，３
３……ダイオード、３４……電源（ＶＤＤ）、３
５，３６……Ｐｃｈトランジスタ、３７，３８…
…Ｎｃｈトランジスタ、３９……コンデンサ、４
１……Ｐ＋型拡散層、４２……第一Ｐｃｈゲート
電極層、４３……第二Ｐｃｈ電極層、４４……Ｐ
型島拡散層、４５……Ｎ＋型拡散層、４６……第
一Ｎｃｈゲート電極層、４７……第二Ｎｃｈゲー
ト電極層。
ツクを示す平面図。第１図ｂはそのＸ−Ｘ′断面
図。第２図はその回路図。第３図は本考案の第一
実施例を示す平面図。第４図ａ，ｂ，ｃおよびｄ
は本考案の第一実施例と従来例の入力回路ブロツ
クの入出力信号を示すパルス波形図。第５図ａは
本考案の第二実施例の入力回路の要部を示す平面
図。第５図ｂはそのＹ−Ｙ′断面図。第６図は従
来例を示す平面図。第７図はその基本セルの一例
を示す平面図。第８図はその基本セルの回路図。
第９図は従来例の入力回路ブロツクを示す平面図
。第１０図はその回路図。 １……半導体基板、２ａ，２ａ１……入力回路
ブロツク、２ｂ……出力回路ブロツク、３……基
本セル、４……電源パツド、５……接地パツド、
６……入力信号パツド、７，９，１５，１８……
接続孔、８……抵抗体層、１０……入力保護回路
、１１，１３，１４，１７，２２……引出し線、
１２……入力バツフア、１６……電源線、１９…
…接地線、２０……誘電体層、２１……下層導体
層、３０……入力端子、３１……抵抗、３２，３
３……ダイオード、３４……電源（ＶＤＤ）、３
５，３６……Ｐｃｈトランジスタ、３７，３８…
…Ｎｃｈトランジスタ、３９……コンデンサ、４
１……Ｐ＋型拡散層、４２……第一Ｐｃｈゲート
電極層、４３……第二Ｐｃｈ電極層、４４……Ｐ
型島拡散層、４５……Ｎ＋型拡散層、４６……第
一Ｎｃｈゲート電極層、４７……第二Ｎｃｈゲー
ト電極層。
Claims (1)
- 【実用新案登録請求の範囲】 半導体基板の外周周辺領域に配設された複数の
入力回路ブロツクおよび出力回路ブロツクと、内
部領域に規則的に配設された複数の基本セルとを
備え、 前記入力回路ブロツクは、入力信号を入力する
入力信号パツドと、この入力信号パツドに一端が
接続孔を介して接続された抵抗体層とを含む スタンダードセル方式の半導体集積回路におい
て、 前記入力回路は、前記入力信号パツドの下層部
位に設けられた誘電体層と、この誘電体層を挟ん
で前記入力信号パツドに対向して設けられた下層
導体層と、この下層導体層と前記抵抗体層の他端
とを接続する引出し線と を含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3415789U JPH02125342U (ja) | 1989-03-23 | 1989-03-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3415789U JPH02125342U (ja) | 1989-03-23 | 1989-03-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125342U true JPH02125342U (ja) | 1990-10-16 |
Family
ID=31538388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3415789U Pending JPH02125342U (ja) | 1989-03-23 | 1989-03-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125342U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253366A (ja) * | 1991-01-29 | 1992-09-09 | Toshiba Corp | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
-
1989
- 1989-03-23 JP JP3415789U patent/JPH02125342U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253366A (ja) * | 1991-01-29 | 1992-09-09 | Toshiba Corp | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
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