JPH02125464A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH02125464A JPH02125464A JP63278865A JP27886588A JPH02125464A JP H02125464 A JPH02125464 A JP H02125464A JP 63278865 A JP63278865 A JP 63278865A JP 27886588 A JP27886588 A JP 27886588A JP H02125464 A JPH02125464 A JP H02125464A
- Authority
- JP
- Japan
- Prior art keywords
- type
- isolation region
- integrated circuit
- conductivity type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関する。
最近の集積回路の普及に伴い、ラッチアップ耐量の向上
と小型化がさらに要望されてきた。
と小型化がさらに要望されてきた。
従来、この種の集積回路を構成する場合、半導体基板又
は、その表面に形成したエピタキシャル層のような一導
電型の半導体層に一導電型及び逆導電型の不純物を導入
した二つの浅い分離領域により入力及び出力の素子形成
領域を分離してラッチアップの抑制を行っていた。
は、その表面に形成したエピタキシャル層のような一導
電型の半導体層に一導電型及び逆導電型の不純物を導入
した二つの浅い分離領域により入力及び出力の素子形成
領域を分離してラッチアップの抑制を行っていた。
第３図（ａ）及び（ｂ）は従来の集積回路の一例の模式
図及び等価回路図である。
図及び等価回路図である。
集積回路は、ｎ型シリコン基板２の表面から深さ約１０
μｍのｐウェル７を形成し、さらにｐ＋拡散層１０、ｎ
＋拡散層１１を形成し、電源部に占有面積が３５０Ｘ１
５０μｍ２の定電圧ダイオードＺｄ及び入力保護ダイオ
ードｄとゲート１２を形成しＣＭＯＳトランジスタＱ、
を設けている。
μｍのｐウェル７を形成し、さらにｐ＋拡散層１０、ｎ
＋拡散層１１を形成し、電源部に占有面積が３５０Ｘ１
５０μｍ２の定電圧ダイオードＺｄ及び入力保護ダイオ
ードｄとゲート１２を形成しＣＭＯＳトランジスタＱ、
を設けている。
この電源保護の定電圧ダイオードＺｄと入力保護ダイオ
ードｄとの間の０ＭＯ３）ランジスタＱ１を囲んでｐウ
ェル７の形成工程で深さ約１０μｍのｐ型分離領域８を
、またｎ＋拡散層１１の工程で深さ１μｍのｎ型分離領
域９を形成し、それぞれ接地点電位のＶＳＳと電源■Ｄ
Ｄに接続している。
ードｄとの間の０ＭＯ３）ランジスタＱ１を囲んでｐウ
ェル７の形成工程で深さ約１０μｍのｐ型分離領域８を
、またｎ＋拡散層１１の工程で深さ１μｍのｎ型分離領
域９を形成し、それぞれ接地点電位のＶＳＳと電源■Ｄ
Ｄに接続している。
ＣＭＯＳトランジスタＱ、のゲート１２は共通ゲートＧ
を介して入力端Ｔ＋に接続されている。
を介して入力端Ｔ＋に接続されている。
これらのｎ型及びｎ型分離領域９．８により入力端Ｔ１
及び出力端Ｔ０に印加された異常電圧により注入された
キャリアがロジック回路のＣＭＯＳトランジスタＱ、に
流入して寄生バイポーラ動作するのを抑制しラッチアッ
プ耐量を向上させていた。
及び出力端Ｔ０に印加された異常電圧により注入された
キャリアがロジック回路のＣＭＯＳトランジスタＱ、に
流入して寄生バイポーラ動作するのを抑制しラッチアッ
プ耐量を向上させていた。
上述した従来の集積回路は、ラッチアップ抑制のために
入力及び出力領域を表面から形成したｐ型分離領域及び
ｎ型分離領域により他の素子形成領域と分離しているが
、この場合ｐ型及びｎ型分離領域の拡散層、そして特に
ｎ型拡散層が浅いので、入出力領域から流入する電子キ
ャリアの吸収が不十分なので、集積回路のラッチアップ
が発生し易くなるという欠点があった。
入力及び出力領域を表面から形成したｐ型分離領域及び
ｎ型分離領域により他の素子形成領域と分離しているが
、この場合ｐ型及びｎ型分離領域の拡散層、そして特に
ｎ型拡散層が浅いので、入出力領域から流入する電子キ
ャリアの吸収が不十分なので、集積回路のラッチアップ
が発生し易くなるという欠点があった。
また電源入力領域に電源保護のダイオードとｐ型及びｎ
型分離領域とを表面に別々に形成しているため、それら
の領域の平面配置の面積が必要であり、半導体チップが
大きくなるという欠点があった。
型分離領域とを表面に別々に形成しているため、それら
の領域の平面配置の面積が必要であり、半導体チップが
大きくなるという欠点があった。
本発明の目的は、小形でラッチアップ耐量の大きい集積
回路を提供することにある。
回路を提供することにある。
本発明の集積回路は、−導電型の半導体基板の一主面に
設けられた逆導電型のエピタキシャル層の表面から突き
抜けて素子形成領域を囲んで形成された一導電型の高濃
度分離領域と、該高濃度分離領域の内壁に接して形成さ
れるｐｎ接合部が定電圧ダイオード特性を有する逆導電
型の高濃度分離領域とを含んで構成されている。
設けられた逆導電型のエピタキシャル層の表面から突き
抜けて素子形成領域を囲んで形成された一導電型の高濃
度分離領域と、該高濃度分離領域の内壁に接して形成さ
れるｐｎ接合部が定電圧ダイオード特性を有する逆導電
型の高濃度分離領域とを含んで構成されている。
次に、本発明の実施例を図面を参照して説明する。
第１図（ａ＞及び（ｂ）は本発明の第１の実施例の断面
模式図及び等価回路図である。
模式図及び等価回路図である。
集積回路は、ｐ型シリコン基板１の表面に設けられなｎ
型エピタキシャルＭ４の表面から突き抜けてｐ型シリコ
ン基板１に達し入力保護ダイオード領域りを囲んで形成
されたｎ型分離領域５と、その内壁に接して形成され、
るｐｎ接合部が定電圧ダイオードＺＤを形成するｎ型分
離領域６とを有して構成されている。
型エピタキシャルＭ４の表面から突き抜けてｐ型シリコ
ン基板１に達し入力保護ダイオード領域りを囲んで形成
されたｎ型分離領域５と、その内壁に接して形成され、
るｐｎ接合部が定電圧ダイオードＺＤを形成するｎ型分
離領域６とを有して構成されている。
ｎ型分離領域５及びｎ型分離領域６は、入力保護ダイオ
ード形成領域りを、囲んでｐ型シリコン基板の表面にｐ
及びｎ型不濃物を予め注入しておき、ｎ型エピタキシャ
ル層４成長後、その表面にも対応する不純物を注入して
から突抜ける・迄熱拡散させて形成する。
ード形成領域りを、囲んでｐ型シリコン基板の表面にｐ
及びｎ型不濃物を予め注入しておき、ｎ型エピタキシャ
ル層４成長後、その表面にも対応する不純物を注入して
から突抜ける・迄熱拡散させて形成する。
ここで、ロジック回路の′ｌＣＭＯＳトランジスタＱ及
び入力保護ダイオードＤは、第３図の従来のＣＭＯ９）
ランジスタＱ１及び入力保護ダイオードｄと同様である
。
び入力保護ダイオードＤは、第３図の従来のＣＭＯ９）
ランジスタＱ１及び入力保護ダイオードｄと同様である
。
定電圧ダイオードＺＤば１第３図の従来の定電圧ダイオ
ードＺｄと同様に電源像・・護ダイオードの作用をす、
る、と共に、入力保護ダイオードＤとロジック回路のＣ
ＭＯＳトランジスタＱとを完全に分離し、接地点電位の
Ｖｓｓ及びＶＤＤとの接続により、入力端Ｔ−の異常電
圧により流入されたキャリアは全て各分離領域５．６に
吸収されるので、０ＭＯ３）ランジスタＱのラッチアッ
プ耐量は向上する。
ードＺｄと同様に電源像・・護ダイオードの作用をす、
る、と共に、入力保護ダイオードＤとロジック回路のＣ
ＭＯＳトランジスタＱとを完全に分離し、接地点電位の
Ｖｓｓ及びＶＤＤとの接続により、入力端Ｔ−の異常電
圧により流入されたキャリアは全て各分離領域５．６に
吸収されるので、０ＭＯ３）ランジスタＱのラッチアッ
プ耐量は向上する。
またｎ型分離領域５とｎ型分離領域６の接合部は定電圧
ダイオードＺＤを兼ねるなめに、従来の約３５０Ｘ１５
０μｍ２の定電圧ダイオードＺｄの面積が不要になると
いう効果がある。
ダイオードＺＤを兼ねるなめに、従来の約３５０Ｘ１５
０μｍ２の定電圧ダイオードＺｄの面積が不要になると
いう効果がある。
第２図（ａ）及び（ｂ）は本発明の第２の実施例の断面
模式図及び等価回路図である。
模式図及び等価回路図である。
集積回路は、第１の実施例と同様に素子形成領域を囲ん
でｎ型分離領域５とｎ型分離領域６を形成し、その素子
領域内にｐウェル７を形成し、このｐウェル７内にドレ
イン、ソースとしてｎ型拡散層１１及び０ＭＯ３）ラン
ジスタＱの出力端と接続するゲートｇを有するＭＯＳ）
ランジスタＭを有して構成されている。
でｎ型分離領域５とｎ型分離領域６を形成し、その素子
領域内にｐウェル７を形成し、このｐウェル７内にドレ
イン、ソースとしてｎ型拡散層１１及び０ＭＯ３）ラン
ジスタＱの出力端と接続するゲートｇを有するＭＯＳ）
ランジスタＭを有して構成されている。
この実施例では、出力端Ｔ０に異常電圧が加わりキャリ
アが注入された場合においても、この分前領域５，６に
キャリアが吸収されラッチアップ耐量が向上し、かつ半
導体チップの小形化ができる。
アが注入された場合においても、この分前領域５，６に
キャリアが吸収されラッチアップ耐量が向上し、かつ半
導体チップの小形化ができる。
以上説明したように本発明は、入力回路領域又は出力回
路領域を隣接する高濃度の一導電型と逆導電型の拡散層
からなる分離領域により包囲することにより、入力回路
また出力回路に異常電圧が加わり電子及びホールのどち
らのキャリアが注入された場合においてもこれらの分離
領域に吸収され、集積回路のラッチアップの耐量が向上
する。
路領域を隣接する高濃度の一導電型と逆導電型の拡散層
からなる分離領域により包囲することにより、入力回路
また出力回路に異常電圧が加わり電子及びホールのどち
らのキャリアが注入された場合においてもこれらの分離
領域に吸収され、集積回路のラッチアップの耐量が向上
する。
また−導電型と逆導電型の拡散層の接合部に形成される
定電圧ダイオードが電源ダイオードとして使用されるた
めに、集積回路チップが小型化するという効果がある。
定電圧ダイオードが電源ダイオードとして使用されるた
めに、集積回路チップが小型化するという効果がある。
第１図（ａ）及び（ｂ）は本発明の第１の実施例の断面
模式図及び等価回路図、第２図（ａ）及び（ｂ）は本発
明の第２の実施例の断面模式図及び等価回路図、第３図
（ａ）及び（ｂ）は従来の集積回路の一例の断面模式図
及び等価回路図である。 ４・・・ｎ型エピタキシャル層、５・・・ｐ型分離領域
、６・・・ｎ型分離領域、Ｄ・・・入力保護ダイオード
、Ｍ・・・ＭＯＳトランジスタ、Ｑ・・・ＣＭＯＳトラ
ンジスタ、ＺＤ・・・定電圧ダイオード。
模式図及び等価回路図、第２図（ａ）及び（ｂ）は本発
明の第２の実施例の断面模式図及び等価回路図、第３図
（ａ）及び（ｂ）は従来の集積回路の一例の断面模式図
及び等価回路図である。 ４・・・ｎ型エピタキシャル層、５・・・ｐ型分離領域
、６・・・ｎ型分離領域、Ｄ・・・入力保護ダイオード
、Ｍ・・・ＭＯＳトランジスタ、Ｑ・・・ＣＭＯＳトラ
ンジスタ、ＺＤ・・・定電圧ダイオード。
Claims (1)
- 一導電型の半導体基板の一主面に設けられた逆導電型の
エピタキシャル層の表面から突き抜けて素子形成領域を
囲んで形成された一導電型の高濃度分離領域と、該高濃
度分離領域の内壁に接して形成されるｐｎ接合部が定電
圧ダイオード特性を有する逆導電型の高濃度分離領域と
を含むことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278865A JPH0691202B2 (ja) | 1988-11-02 | 1988-11-02 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278865A JPH0691202B2 (ja) | 1988-11-02 | 1988-11-02 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125464A true JPH02125464A (ja) | 1990-05-14 |
| JPH0691202B2 JPH0691202B2 (ja) | 1994-11-14 |
Family
ID=17603205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63278865A Expired - Lifetime JPH0691202B2 (ja) | 1988-11-02 | 1988-11-02 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691202B2 (ja) |
-
1988
- 1988-11-02 JP JP63278865A patent/JPH0691202B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691202B2 (ja) | 1994-11-14 |
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