JPH01112763A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01112763A JPH01112763A JP62270601A JP27060187A JPH01112763A JP H01112763 A JPH01112763 A JP H01112763A JP 62270601 A JP62270601 A JP 62270601A JP 27060187 A JP27060187 A JP 27060187A JP H01112763 A JPH01112763 A JP H01112763A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- bipolar transistor
- semiconductor device
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は高性能バイポーラトランジスタを相補型ＭＯＳ
トランジスタと同一半導体基板に形成する半導体装置に
関するものである。
トランジスタと同一半導体基板に形成する半導体装置に
関するものである。
〈従来の技術〉
集積回路技術の著しい進歩及びそれらを各種電子機器に
適用する手法が進歩するに伴って、バイポーラトランジ
スタ及びＭＯＳトランジスタは夫々単一の種類で集積回
路を構成するだけでなく、両トランジスタの特性を活用
したＢｉ−ＣＭＯ３集積回路が開発され、実用化きれて
いる。
適用する手法が進歩するに伴って、バイポーラトランジ
スタ及びＭＯＳトランジスタは夫々単一の種類で集積回
路を構成するだけでなく、両トランジスタの特性を活用
したＢｉ−ＣＭＯ３集積回路が開発され、実用化きれて
いる。
第２図に従来から用いられているこの種の半導体装置の
断面図である。図において、ＰＷ半導体基板１の表面に
ばｎ壜め込み層２及びｐ＋埋め込み層３が形成され、両
埋め込み層２．３上に被着されたエピタキシャル層にｎ
−ウェル層４及びｐ−ウェル層５が夫々形成されてＡる
。ｎ−ウェル層４にはコレクタ拡散層６． ｐ＋＜−ス
層７及びｎ旭ミッタ層８が夫々形成されてＮＰＮバイポ
ーラトランジスタが形成され、上記ｎ＋エミッタ層８に
Ｕｎ型ポリシリコンが電極として形成されてｒる。また
ｐ−ウェル層５にはソース、ドレイン層ｌＯがｎ型不純
物の拡散によって形成され、ゲート酸化膜上にはポリシ
リコンからなるゲートｔｆｆｌｌｌが形成されている。
断面図である。図において、ＰＷ半導体基板１の表面に
ばｎ壜め込み層２及びｐ＋埋め込み層３が形成され、両
埋め込み層２．３上に被着されたエピタキシャル層にｎ
−ウェル層４及びｐ−ウェル層５が夫々形成されてＡる
。ｎ−ウェル層４にはコレクタ拡散層６． ｐ＋＜−ス
層７及びｎ旭ミッタ層８が夫々形成されてＮＰＮバイポ
ーラトランジスタが形成され、上記ｎ＋エミッタ層８に
Ｕｎ型ポリシリコンが電極として形成されてｒる。また
ｐ−ウェル層５にはソース、ドレイン層ｌＯがｎ型不純
物の拡散によって形成され、ゲート酸化膜上にはポリシ
リコンからなるゲートｔｆｆｌｌｌが形成されている。
上記ＮＰＮバイポーラトランジスタ１００及びｎチャネ
ルＭＯＳトランジスタ１０１に対して、他のｎ−ウェル
層４には、ｎ型不純物を拡散して形成したソース、ドレ
イン１２を有し、ゲート酸化膜上にはポリシリコンから
なるゲート電極１３を備ｔ７’ｃｐチャネルＭＯＳトラ
ンジスタが形成され、同一半導体基板にＢｉ−ＣＭＯ５
が構成されている。
ルＭＯＳトランジスタ１０１に対して、他のｎ−ウェル
層４には、ｎ型不純物を拡散して形成したソース、ドレ
イン１２を有し、ゲート酸化膜上にはポリシリコンから
なるゲート電極１３を備ｔ７’ｃｐチャネルＭＯＳトラ
ンジスタが形成され、同一半導体基板にＢｉ−ＣＭＯ５
が構成されている。
上記Ｂｉ−ＣＭＯ３半導体装置におけるバイポーラトラ
ンジスタは、♂埋め込み層２上に被って形成したｐ−エ
ピタキシャル層にｎ−ウェル層４を形成する際、ｎ−ウ
ェル層形成のためのｎ型不純物拡散は、底面がｎ＋埋め
込み層２に達するまでほぼ均一な不純物濃度で形成され
る。
ンジスタは、♂埋め込み層２上に被って形成したｐ−エ
ピタキシャル層にｎ−ウェル層４を形成する際、ｎ−ウ
ェル層形成のためのｎ型不純物拡散は、底面がｎ＋埋め
込み層２に達するまでほぼ均一な不純物濃度で形成され
る。
〈発明が解決しようとする問題点〉
上記従来構造のＢｉ−ＣＭＯ５半導体装置は、高濃度埋
め込み層の作用により耐ラツチアツプ性が向上し、高速
高集積・低消費電力の利点を有しているＯ Ｂｉ−ＣＭＯＳ集積回路としての特徴を最大限に生かす
には遮断周波数ｆＴ（以下単にｆＴと表わす）の高いバ
イポーラトランジスタが必要であり、これを実現するた
めには浅い接合のエミッタ形成と、エピタキシャル層を
極力薄くしてタヘースと？埋め込み層の距離を小さくす
ることが重要である。
め込み層の作用により耐ラツチアツプ性が向上し、高速
高集積・低消費電力の利点を有しているＯ Ｂｉ−ＣＭＯＳ集積回路としての特徴を最大限に生かす
には遮断周波数ｆＴ（以下単にｆＴと表わす）の高いバ
イポーラトランジスタが必要であり、これを実現するた
めには浅い接合のエミッタ形成と、エピタキシャル層を
極力薄くしてタヘースと？埋め込み層の距離を小さくす
ることが重要である。
しかし従来の構成では極端にエピタキシャル層を薄くす
ると、高濃度の♂埋め込み層がタペースに接近して上記
電流路形成の効果以上にコレクタ・ベース間の接合容量
が犬きくなり、高１ｒ ）ランジスタの実現の防げと
なる欠点があった。
ると、高濃度の♂埋め込み層がタペースに接近して上記
電流路形成の効果以上にコレクタ・ベース間の接合容量
が犬きくなり、高１ｒ ）ランジスタの実現の防げと
なる欠点があった。
本発明はこの欠点を改善するために提案されたものであ
る。
る。
く問題点を解決するための手段〉
゛ 本発明は同一半導体基板にバイポーラトランジスタ
とＭＯＳ）ランジスタを形成してなる半導体装置におい
て、バイポーラトランジスタの少なくともエミッタ領域
下に位置する埋め込み層との間のコレクタ領域の不純物
濃度を極めて低い濃度に形成して構成する。
とＭＯＳ）ランジスタを形成してなる半導体装置におい
て、バイポーラトランジスタの少なくともエミッタ領域
下に位置する埋め込み層との間のコレクタ領域の不純物
濃度を極めて低い濃度に形成して構成する。
く作用〉
タペース領域とｎ＋埋め込み層の間の領域に極めて低濃
度な層をもつことにより、エピタキシャル層を薄くした
場合に起こるコレクター・ペース間の接合容量増加を防
ぎ、高ｆＴ バイポーラトランジスタの実現を可能にす
る。
度な層をもつことにより、エピタキシャル層を薄くした
場合に起こるコレクター・ペース間の接合容量増加を防
ぎ、高ｆＴ バイポーラトランジスタの実現を可能にす
る。
〈実施例〉
本発明の一実施例を第１図（ａ）〜（ｃ）を用いて説明
する。
する。
第１図（ａ）に示すように、Ｐ型半導体基板１にバイポ
ーラトランジスタおよびｎチャネルＭＯＳ ＦＥＴの形
成が予定される領域２にアンチモン、砒素等のｎ型不純
物を高濃度に拡散し、またｎチャネルＭＯＳ ＦＥＴ
の形成が予定される領域３にボロン等のｎ型不純物を高
濃度に拡散する。上記のように形成きれた埋込み層２．
３の上にｐ−エピタキシャル層１５の成長を行なう。つ
ぎに上記エピタキシャル層１５の表面にホトレジストを
塗布し、該ホトレジスト膜のバイポーラトランジスタお
よヒルチャネルＭＯ３ＦＥＴが形成される領域に窓開は
孔を形成してｎ不純物拡散を行なってｎ−ウェル領域４
を形成する。
ーラトランジスタおよびｎチャネルＭＯＳ ＦＥＴの形
成が予定される領域２にアンチモン、砒素等のｎ型不純
物を高濃度に拡散し、またｎチャネルＭＯＳ ＦＥＴ
の形成が予定される領域３にボロン等のｎ型不純物を高
濃度に拡散する。上記のように形成きれた埋込み層２．
３の上にｐ−エピタキシャル層１５の成長を行なう。つ
ぎに上記エピタキシャル層１５の表面にホトレジストを
塗布し、該ホトレジスト膜のバイポーラトランジスタお
よヒルチャネルＭＯ３ＦＥＴが形成される領域に窓開は
孔を形成してｎ不純物拡散を行なってｎ−ウェル領域４
を形成する。
エピタキシャル層表面にｎ−ウェル領域４の拡散がなさ
れた上記半導体基板は、第１図（ｂ）に示すように、つ
ぎにｎチャネルＭＯＳ ＦＥＴのためのｐウェル領域
５の形成を行なう。この時、上記ｎ−ウェル領域４内の
少なくともバイポーラトランジスタのペースとなる領域
１６にも同時にｎ型不純物を拡散してｐ−ウェル層１６
を形成する。このようにタウェル領域４の一部に、ｐ−
ウェル領域５の形成と同時にｎ型不純物を拡散すること
により、極めて低濃度なｎ型不純物領域１６が形成され
る。
れた上記半導体基板は、第１図（ｂ）に示すように、つ
ぎにｎチャネルＭＯＳ ＦＥＴのためのｐウェル領域
５の形成を行なう。この時、上記ｎ−ウェル領域４内の
少なくともバイポーラトランジスタのペースとなる領域
１６にも同時にｎ型不純物を拡散してｐ−ウェル層１６
を形成する。このようにタウェル領域４の一部に、ｐ−
ウェル領域５の形成と同時にｎ型不純物を拡散すること
により、極めて低濃度なｎ型不純物領域１６が形成され
る。
上記低濃度領域１６が形成されたウェル領域には、第１
図（Ｃ）に示す如くバイポーラトランジスタを構成する
べくベース拡散及びエミッタ拡散を施こしてペース領域
７及びエミッタ領域８を形成し、更にタウェル領域５に
は従来装置と同様にｎチャネルＭＯＳ トランジスタ、
ｎウェル領域４ニ［ｐチャネルＭＯＳトランジスタを形
成してＢｉ−ＣＭＯ５を構成する。
図（Ｃ）に示す如くバイポーラトランジスタを構成する
べくベース拡散及びエミッタ拡散を施こしてペース領域
７及びエミッタ領域８を形成し、更にタウェル領域５に
は従来装置と同様にｎチャネルＭＯＳ トランジスタ、
ｎウェル領域４ニ［ｐチャネルＭＯＳトランジスタを形
成してＢｉ−ＣＭＯ５を構成する。
上記実施例はｎ型不純物拡散によるｎ−低濃度領域１６
をエミッタ領域の下に形成する構造を挙げて説明したが
、低濃度領域はペース領域の底面全域にわたって形成す
ることもできる。
をエミッタ領域の下に形成する構造を挙げて説明したが
、低濃度領域はペース領域の底面全域にわたって形成す
ることもできる。
また図にはバイポーラトランジスタのエミッタにポリシ
リコンからの拡散を利用した例を示しているが、ｎチャ
ネルＭＯ５ＦＥＴのソース・ドレイン拡散と同時に形成
することもできる。又バイポーラトランジスタのペース
拡散とｐチャネルＭＯ８ＦＥＴのソース・ドレイン拡散
は同時に形成しても良いし、別に形成しても良い。
リコンからの拡散を利用した例を示しているが、ｎチャ
ネルＭＯ５ＦＥＴのソース・ドレイン拡散と同時に形成
することもできる。又バイポーラトランジスタのペース
拡散とｐチャネルＭＯ８ＦＥＴのソース・ドレイン拡散
は同時に形成しても良いし、別に形成しても良い。
〈発明の効果〉
以上説明した如く本発明によれば、Ｂｉ−ＣＭＯ５構造
からなる半導体装置においてバイポーラトランジスタの
ベース層と♂埋め込み層の間に極めて低濃度な層を形成
することにｊ＋す１、エピタキシャル層の薄膜化等によ
るコレクターペース間の接合容量の増加を防ぐことがで
き、高ｆＴ バイポーラトランジスタの形成が可能にな
り、半導体装置の利用範囲を著しく拡大することができ
、また半導体装置の信頼性をも高めることができる。
からなる半導体装置においてバイポーラトランジスタの
ベース層と♂埋め込み層の間に極めて低濃度な層を形成
することにｊ＋す１、エピタキシャル層の薄膜化等によ
るコレクターペース間の接合容量の増加を防ぐことがで
き、高ｆＴ バイポーラトランジスタの形成が可能にな
り、半導体装置の利用範囲を著しく拡大することができ
、また半導体装置の信頼性をも高めることができる。
第１図（ａ）乃至（ｃ）Ｈ本発明による一実施例の半導
体装置の製造工程を示す断面図、第２図は従来装置の断
面図である。 １：Ｐ型半導体基板 ２：ｎ＋埋め込み層 ３：ｐ＋埋
め込み層 ４：「ウェル領域 ５：ｐ−ウェル領域 ６
：コレクタ ７二ペース ８：エミッタ１０：ソース、
ドレイン １２：ンース、ドレイン １６：低濃度領域 代理人 弁理士 杉 山 毅 至（他１名）第１図 ＮＰＮ ｎｃｈ Ｐｃ
ｈ第２１
体装置の製造工程を示す断面図、第２図は従来装置の断
面図である。 １：Ｐ型半導体基板 ２：ｎ＋埋め込み層 ３：ｐ＋埋
め込み層 ４：「ウェル領域 ５：ｐ−ウェル領域 ６
：コレクタ ７二ペース ８：エミッタ１０：ソース、
ドレイン １２：ンース、ドレイン １６：低濃度領域 代理人 弁理士 杉 山 毅 至（他１名）第１図 ＮＰＮ ｎｃｈ Ｐｃ
ｈ第２１
Claims (1)
- 【特許請求の範囲】 １、半導基板に形成した第１導電型ウェル内に第２導電
型チャネルＭＯＳトランジスタとバイポーラトランジス
タを形成し、第２導電型ウェル内に第１導電型チャネル
ＭＯＳトランジスタを形成してなる半導体装置において
、 バイポーラトランジスタの少なくともエミッタ領域下の
コレクタ領域の不純物濃度を第１導電型ウェルより低濃
度に形成してなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270601A JPH01112763A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270601A JPH01112763A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01112763A true JPH01112763A (ja) | 1989-05-01 |
| JPH0580155B2 JPH0580155B2 (ja) | 1993-11-08 |
Family
ID=17488370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270601A Granted JPH01112763A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112763A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02303035A (ja) * | 1989-05-17 | 1990-12-17 | Toshiba Corp | 半導体装置 |
| FR2675311A1 (fr) * | 1991-04-09 | 1992-10-16 | Samsung Electronics Co Ltd | Dispositif semi-conducteur du type bicmos pour circuits integres et son procede de fabrication. |
-
1987
- 1987-10-27 JP JP62270601A patent/JPH01112763A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02303035A (ja) * | 1989-05-17 | 1990-12-17 | Toshiba Corp | 半導体装置 |
| FR2675311A1 (fr) * | 1991-04-09 | 1992-10-16 | Samsung Electronics Co Ltd | Dispositif semi-conducteur du type bicmos pour circuits integres et son procede de fabrication. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0580155B2 (ja) | 1993-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |