JPS59124157A - 相補型半導体集積回路 - Google Patents
相補型半導体集積回路Info
- Publication number
- JPS59124157A JPS59124157A JP57233611A JP23361182A JPS59124157A JP S59124157 A JPS59124157 A JP S59124157A JP 57233611 A JP57233611 A JP 57233611A JP 23361182 A JP23361182 A JP 23361182A JP S59124157 A JPS59124157 A JP S59124157A
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- JP
- Japan
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- layer
- type
- well
- integrated circuit
- well region
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は相補型半導体集積回路亦ｍに関し、その高密度
化を図ったものである。
化を図ったものである。
従来例の構成とその問題点
近年、電子装置の高性能化の要求からこれに使用するＩ
Ｃ、ＬＳＩの高集積度化が必要となっている。高集積度
化の実現のために、素子の加工精度の向上が図られてい
るが、１つの集積回路チ・ツブ上に多くの素子を集積す
ると、各素子の消費電力の増大による発熱量が大きくな
り、集積回路チップの温度が上昇する。このことは、集
積回路の寿命を短かくするため、放熱が効率よく行なわ
れるようにしなければならない。このように集積回路の
高密度化は必然的に放熱の問題を生じ、１つの集積回路
チ・ツブでの総消費電力に上限が存在する。
Ｃ、ＬＳＩの高集積度化が必要となっている。高集積度
化の実現のために、素子の加工精度の向上が図られてい
るが、１つの集積回路チ・ツブ上に多くの素子を集積す
ると、各素子の消費電力の増大による発熱量が大きくな
り、集積回路チップの温度が上昇する。このことは、集
積回路の寿命を短かくするため、放熱が効率よく行なわ
れるようにしなければならない。このように集積回路の
高密度化は必然的に放熱の問題を生じ、１つの集積回路
チ・ツブでの総消費電力に上限が存在する。
消費電力を下げる方法の一つとして相補型ＭＯ８集積回
路が採用されているが、相補型ＭＯ８集積回路に特有な
ウェル領域を形成する必要があるため、高密度化が困難
である。この原因として、ウェル領域を半導体基板表面
から拡散するため、横方向にも拡散され、横方向に余裕
を設けなければならないことと、不純物領域の構造上、
寄生バイポーラトランジスタが生じ、高密度化とともに
電流増幅率が増大し、う・ノチアソプを生ずることがあ
げられる。
路が採用されているが、相補型ＭＯ８集積回路に特有な
ウェル領域を形成する必要があるため、高密度化が困難
である。この原因として、ウェル領域を半導体基板表面
から拡散するため、横方向にも拡散され、横方向に余裕
を設けなければならないことと、不純物領域の構造上、
寄生バイポーラトランジスタが生じ、高密度化とともに
電流増幅率が増大し、う・ノチアソプを生ずることがあ
げられる。
従って、以上の問題点を解決しなければ、高密度の相補
型ｍｏｓ集積回路は実現できない。
型ｍｏｓ集積回路は実現できない。
従来の方法による、相補型ＭＯＳ集積回路の構成および
問題点を、図面を用いて説明する。第１図は、従来の方
法による相補型ＭＯ３集積回路の断面図である。１はＮ
型シリコン基板、２はＰ型ウェル領域、３はフィールド
酸化膜、４はゲート酸化膜、５はゲート電極、６はＰチ
ャネル型ＭＯＳトランジスタのソース及びドレイン領域
、γはＮチャネル型ＭＯＳトランジスタのソース及びド
レイン領域である。
問題点を、図面を用いて説明する。第１図は、従来の方
法による相補型ＭＯ３集積回路の断面図である。１はＮ
型シリコン基板、２はＰ型ウェル領域、３はフィールド
酸化膜、４はゲート酸化膜、５はゲート電極、６はＰチ
ャネル型ＭＯＳトランジスタのソース及びドレイン領域
、γはＮチャネル型ＭＯＳトランジスタのソース及びド
レイン領域である。
従来の構成においては、Ｐ型ウェル領域２は、シリコン
基板１の表面からイオン注入他の方法により不純物を導
入した後、高温の熱処理により、Ｐ型ウェル領域２の表
面不純物濃度が所望の値となるように、拡散処理を行な
−でいる。ここで、Ｐ型ウェル領域２の接合深さは、Ｎ
チャネル型ＭＯＳトランジスタのドレイン領域７に高い
逆バイアスが印加され、空乏層８が広がった場合でもＰ
ウェル領域２の接合に達しないたけの深さが必要であり
、トランジスタに印加される最大電圧によりその深さが
制限を受ける。
基板１の表面からイオン注入他の方法により不純物を導
入した後、高温の熱処理により、Ｐ型ウェル領域２の表
面不純物濃度が所望の値となるように、拡散処理を行な
−でいる。ここで、Ｐ型ウェル領域２の接合深さは、Ｎ
チャネル型ＭＯＳトランジスタのドレイン領域７に高い
逆バイアスが印加され、空乏層８が広がった場合でもＰ
ウェル領域２の接合に達しないたけの深さが必要であり
、トランジスタに印加される最大電圧によりその深さが
制限を受ける。
しかし、所望の拡散深さを得るだめの熱処理工程により
、Ｐウェル領域２は深さ方向のみにではなく、横方向に
も拡散し、このだめＰ型ウェル領域２と他の不純物領域
、たとえば、Ｐチャネル型トランジスタのソース及びド
レイン領域６との間のシリコン基板１がベースであり、
Ｐ型ウェル領域２及びＰチャネルＭＯ３型トランジスタ
のソースあるいはドレイン領域６が、コレクタとエミッ
タとなる様に寄生のバイポーラトランジスタが構成され
、いわゆるラッチアップ現象が生じる原因となる。この
だめ、Ｐ型ウェル領域１と他の不純物領域との距離を小
さくとることができず、相補型ＭＯ８集積回路の高密度
化の上での大きな問題点となっている。
、Ｐウェル領域２は深さ方向のみにではなく、横方向に
も拡散し、このだめＰ型ウェル領域２と他の不純物領域
、たとえば、Ｐチャネル型トランジスタのソース及びド
レイン領域６との間のシリコン基板１がベースであり、
Ｐ型ウェル領域２及びＰチャネルＭＯ３型トランジスタ
のソースあるいはドレイン領域６が、コレクタとエミッ
タとなる様に寄生のバイポーラトランジスタが構成され
、いわゆるラッチアップ現象が生じる原因となる。この
だめ、Ｐ型ウェル領域１と他の不純物領域との距離を小
さくとることができず、相補型ＭＯ８集積回路の高密度
化の上での大きな問題点となっている。
発明の目的
本発明はかかる従来の問題点に鑑み、相補型ＭＯＳ集積
回路の高密度化のために、ウェル領域の横方向拡散を小
さくするとともに、ラッチアップを生じにりくシうる新
規なる構造を有する相補型ＭＯ８集積回路装置を提供す
るものである。
回路の高密度化のために、ウェル領域の横方向拡散を小
さくするとともに、ラッチアップを生じにりくシうる新
規なる構造を有する相補型ＭＯ８集積回路装置を提供す
るものである。
発明の構成
前述した目的を実現するだめ、本発明は、たとえばＰ型
半導体基板表面にＮ型エピタキシャル成長層を設け、Ｐ
チャネル型及びＮチャネル型トランンスタの部分にそれ
ぞれＮ型及びＰ型埋込層を設ける。Ｐ型ウェル領域は、
Ｐ型埋込層の設けられている部分に設けられ、Ｐ型埋込
層に達するように形成される。このようにして、ウェル
領域の横方向への広がりを小さくすることが可能である
。
半導体基板表面にＮ型エピタキシャル成長層を設け、Ｐ
チャネル型及びＮチャネル型トランンスタの部分にそれ
ぞれＮ型及びＰ型埋込層を設ける。Ｐ型ウェル領域は、
Ｐ型埋込層の設けられている部分に設けられ、Ｐ型埋込
層に達するように形成される。このようにして、ウェル
領域の横方向への広がりを小さくすることが可能である
。
Ｎ ３Ｊ−ｘ ヒタキシャル成長層が薄い場合、Ｎチャ
ネルｆｊ１４ Ｍ ＯＳ トランジスタのドレインに高
い逆バイアスが印加されると、その空乏層がＰ型半導体
基板に達するが、これを防ぐため前記のＮ型埋込層が設
けである。
ネルｆｊ１４ Ｍ ＯＳ トランジスタのドレインに高
い逆バイアスが印加されると、その空乏層がＰ型半導体
基板に達するが、これを防ぐため前記のＮ型埋込層が設
けである。
また、相補型ＭＯ８集積回路を構成する両チャネル型Ｍ
ｏＳトランジスタのチャネル部の不純物濃度を最適化す
る場合に、Ｎ型エピタキシャル成長層の不純物濃度が高
いと不都合な場合、低不純物濃度のエピタキシャル成長
層を形成し、Ｎ型埋込層の部分に、新たな拡散領域を設
けると、Ｐチャネル型ＭＯ３）ランプスタにとって最適
な不純物ａ度を設定することが可能となる。この場合に
おいてもＮ型埋込層が存在するため、前述した様にＮチ
ャネル型ＭＯ３トランジスタのドレインの逆バイアスが
制限されるということはない。
ｏＳトランジスタのチャネル部の不純物濃度を最適化す
る場合に、Ｎ型エピタキシャル成長層の不純物濃度が高
いと不都合な場合、低不純物濃度のエピタキシャル成長
層を形成し、Ｎ型埋込層の部分に、新たな拡散領域を設
けると、Ｐチャネル型ＭＯ３）ランプスタにとって最適
な不純物ａ度を設定することが可能となる。この場合に
おいてもＮ型埋込層が存在するため、前述した様にＮチ
ャネル型ＭＯ３トランジスタのドレインの逆バイアスが
制限されるということはない。
なお、以上ではＰ型半導体基板上にＮ型エピタキシャル
成長層を設けた場合について述べだが、逆に、Ｎ型半導
体基板上にＰ型エピタキシャル成長層を設けた場合も同
様なことが言える。
成長層を設けた場合について述べだが、逆に、Ｎ型半導
体基板上にＰ型エピタキシャル成長層を設けた場合も同
様なことが言える。
実施例の説明
本発明の具体的な実施例を図面を用いて説明する。第２
図は本発明を適用した相補型ＭＯＳ集積回路の断面図で
ある。２００はフィールド酸化膜、２０１はＰ型シリコ
ン基板、２０２はＮ型エピタキシャル層、２０３はＰ型
窩濃度埋込領域、２０４はＮ型高濃度埋込領域、２０５
はＰ型ウェル領域、２１０．２２０はそれぞれＮチャネ
ル及びＰチャネル型ＭＯ３）ランジスタのチャネル領域
である。
図は本発明を適用した相補型ＭＯＳ集積回路の断面図で
ある。２００はフィールド酸化膜、２０１はＰ型シリコ
ン基板、２０２はＮ型エピタキシャル層、２０３はＰ型
窩濃度埋込領域、２０４はＮ型高濃度埋込領域、２０５
はＰ型ウェル領域、２１０．２２０はそれぞれＮチャネ
ル及びＰチャネル型ＭＯ３）ランジスタのチャネル領域
である。
それぞれのＭＯＳ トランジスタは、ソース・ドレイン
領域２１１．２２１ 、ゲート電極２１２゜２２２、ゲ
ート酸化膜２１３，２２３から成−てイア）。この第２
図かられかるようＫ、Ｎチャネル型ＭＯＳトランジスタ
は、Ｐ型ウェル領域２０５内に形成されて因る。
領域２１１．２２１ 、ゲート電極２１２゜２２２、ゲ
ート酸化膜２１３，２２３から成−てイア）。この第２
図かられかるようＫ、Ｎチャネル型ＭＯＳトランジスタ
は、Ｐ型ウェル領域２０５内に形成されて因る。
第３図ａ −ｄは第２図に示しだ相補型ＭＯ３集積回路
の製造工程を順を追って示しだものである。
の製造工程を順を追って示しだものである。
ａに示す様に、Ｐ型半導体基板２０１に、Ｐ型埋込層２
Ｑ３およびＮ型埋込層２０４を形成する。
Ｑ３およびＮ型埋込層２０４を形成する。
次にｂに示す様にＮ型エピタキシャル成長層２０２を半
導体基板２ｏ１に連接して形成する。
導体基板２ｏ１に連接して形成する。
次にＣに示す様にＰ型ウェル領域２０５を形成する。又
、第５図に示すＮ型不純物領域２０６もこの段階で形成
を行なう。第３図Ｃに示す構造が形成された後はフィー
ルド酸化膜２００、ゲート酸化膜２１３．２２３を形成
し、さらに通常のＭＯ８集積回路製造工程と同様な方法
により相補形ＭＯ３集積回路を製造することができる。
、第５図に示すＮ型不純物領域２０６もこの段階で形成
を行なう。第３図Ｃに示す構造が形成された後はフィー
ルド酸化膜２００、ゲート酸化膜２１３．２２３を形成
し、さらに通常のＭＯ８集積回路製造工程と同様な方法
により相補形ＭＯ３集積回路を製造することができる。
なお、第５図のごとく領域２０６を形成することにより
、ＮチャンネルＭＯＳトランジスタのチャネル部の不純
物濃度を最適に設定することができる。
、ＮチャンネルＭＯＳトランジスタのチャネル部の不純
物濃度を最適に設定することができる。
前述したように、Ｐ型ウェル領域２０６を形成する場合
、接合深さはＰ型ウェル領域２０５がＰ型埋込層２’０
３に到達するのに必要なだけでよく、このだめＰ型ウェ
ル領域２０５の横方向への広がりが小さくなる。
、接合深さはＰ型ウェル領域２０５がＰ型埋込層２’０
３に到達するのに必要なだけでよく、このだめＰ型ウェ
ル領域２０５の横方向への広がりが小さくなる。
まだ、Ｐ型ウェル領域の不純物濃度分布は、従来の方法
によると、第４図ａに示したようにウェル表面不純物濃
度と、接合深さが独立に制御できないのに対し、本発明
によると第４図すに示すように、ウェル表面不純物濃度
は、Ｐ型ウェル領域２０５の形成条件により、又、接合
深さはＰ型埋込層２０３の形成条件でそれぞれ独立に制
御できる。これは、相補型ＭＯＳ集積回路製造工程の自
由度を高めるものである。又、第４図すに示したように
、深い部分に高不純物濃度の部分が存在すると、ラッチ
アップがおこりにくくなる。このことを第６図を使用し
説明する。
によると、第４図ａに示したようにウェル表面不純物濃
度と、接合深さが独立に制御できないのに対し、本発明
によると第４図すに示すように、ウェル表面不純物濃度
は、Ｐ型ウェル領域２０５の形成条件により、又、接合
深さはＰ型埋込層２０３の形成条件でそれぞれ独立に制
御できる。これは、相補型ＭＯＳ集積回路製造工程の自
由度を高めるものである。又、第４図すに示したように
、深い部分に高不純物濃度の部分が存在すると、ラッチ
アップがおこりにくくなる。このことを第６図を使用し
説明する。
第６図ａに示すように、埋込層を設けない場合にできる
寄生バイポーラトランジスタ２３０及び２３１のベース
濃度は、それぞれウェル２０５の不純物濃度とエピタキ
シャル成長層２３１の不純物濃度により決定される。エ
ピタキシャル成長層の厚みを薄くすると上記寄生トラン
７スタのベース幅が小さくなる。しだがってそれらのｈ
ＦＥは大きくなりラッチアップが生じやすぐなる。上記
のような寄生トランジスタのｈＦＥを小さくし、う・ン
チアノプが生じにくくするためには、ベース不純物濃度
を上げればよい。第６図すに示しだ様に、本発明を実施
し、埋込層を設けると寄生バイポーラトランジスタのベ
ース不純物濃度は、埋込 １層の不純物濃度が大きい
ため、第６図ａの構造の場合よりも高くなる。このため
ｈＦＥは小さくなシ、前述したようにラッチアンプをお
こシにくくすることが可能である。
寄生バイポーラトランジスタ２３０及び２３１のベース
濃度は、それぞれウェル２０５の不純物濃度とエピタキ
シャル成長層２３１の不純物濃度により決定される。エ
ピタキシャル成長層の厚みを薄くすると上記寄生トラン
７スタのベース幅が小さくなる。しだがってそれらのｈ
ＦＥは大きくなりラッチアップが生じやすぐなる。上記
のような寄生トランジスタのｈＦＥを小さくし、う・ン
チアノプが生じにくくするためには、ベース不純物濃度
を上げればよい。第６図すに示しだ様に、本発明を実施
し、埋込層を設けると寄生バイポーラトランジスタのベ
ース不純物濃度は、埋込 １層の不純物濃度が大きい
ため、第６図ａの構造の場合よりも高くなる。このため
ｈＦＥは小さくなシ、前述したようにラッチアンプをお
こシにくくすることが可能である。
発明の効果
以上のように、本発明は相補型ＭＯ３集積回路ヲ構成す
るＭＯＳトランジスタの部分に埋込層を設けるとともに
、エピタキシャル層表面に形成したウェル領域を上記埋
込層の一方に接続したものである。ウェル領域の拡散深
さを従来の構造のものに比較して浅くすることと、ウェ
ル領域の下部に高濃度埋込層を設けることにより、ウェ
ル領域の横方向拡散を小さくするとともに、上記埋込層
の働きにより耐ラツチアツプ性を高めるものであり、相
補型集積回路の高集積化に犬きく寄与するものである。
るＭＯＳトランジスタの部分に埋込層を設けるとともに
、エピタキシャル層表面に形成したウェル領域を上記埋
込層の一方に接続したものである。ウェル領域の拡散深
さを従来の構造のものに比較して浅くすることと、ウェ
ル領域の下部に高濃度埋込層を設けることにより、ウェ
ル領域の横方向拡散を小さくするとともに、上記埋込層
の働きにより耐ラツチアツプ性を高めるものであり、相
補型集積回路の高集積化に犬きく寄与するものである。
また、基板と反対導電型の埋込層上に反対導電型の不純
物領域を設けると各チャネル型のＭＯＳ）ランジスタの
チャネル部の不純物分布を最適に設定することが容易に
なる。
物領域を設けると各チャネル型のＭＯＳ）ランジスタの
チャネル部の不純物分布を最適に設定することが容易に
なる。
第１図は従来の一般的な相補型ＭＯ３集積装置の構造断
面図、第２図は本発明の具体的な−実施例にがかる相補
型ＭＯ８集積装置の断面図、第３図ａ −ｄは本発明の
一実施例の同集積回路の製造工程を示す図、第４図ａ、
ｂは、それぞれ従来の一般的な構造及び本発明の一実施
例にかかる構造におけるウェル領域の不純物分布を示す
図である。 第５図は本発明の他の実施例の集積回路の製造途中の断
面図、第６図ａ、ｂはそれぞれ埋込層のない場合及びあ
る場合の相補型ＭＯ３集積装置の断面図である。 ２０１・・・・・・Ｐ型シリコン基板、２０２・・・・
・・Ｎ型エピタキシャル層、２０３・・・・・・Ｐ型埋
込領域、２０４・・・・・・Ｎ型埋込領域、２０５・・
・・・・Ｐウェル領域、２０６・・・・・・Ｎ型不純物
領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第４
図 表前矛・５の傑ご Ａ佃万１５ｔｖジ袋ご 第５図
面図、第２図は本発明の具体的な−実施例にがかる相補
型ＭＯ８集積装置の断面図、第３図ａ −ｄは本発明の
一実施例の同集積回路の製造工程を示す図、第４図ａ、
ｂは、それぞれ従来の一般的な構造及び本発明の一実施
例にかかる構造におけるウェル領域の不純物分布を示す
図である。 第５図は本発明の他の実施例の集積回路の製造途中の断
面図、第６図ａ、ｂはそれぞれ埋込層のない場合及びあ
る場合の相補型ＭＯ３集積装置の断面図である。 ２０１・・・・・・Ｐ型シリコン基板、２０２・・・・
・・Ｎ型エピタキシャル層、２０３・・・・・・Ｐ型埋
込領域、２０４・・・・・・Ｎ型埋込領域、２０５・・
・・・・Ｐウェル領域、２０６・・・・・・Ｎ型不純物
領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第４
図 表前矛・５の傑ご Ａ佃万１５ｔｖジ袋ご 第５図
Claims (2)
- （１）第１の導電型の半導体基板と、これに連接した第
２の導電型の半導体層と、前記半導体基板と前記半導体
層の境界部分に埋め込まれ、第１の導電型を有する第１
の高不純物濃度埋込層と、前記半導体基板と前記半導体
層の境界部分に埋め込まれ、かつ第２の導電型を有する
第２の高不純物濃度埋込層と、前記第１の埋込層の領域
と接し、前記半導体層中に形成された第１の導電型の不
純物領域とを有することを特徴とする相補型半導体集積
回路≠者。 - （２）第２の埋込層上の半導体層中に、第２の導伝型の
不純物領域が形成されたことを特徴とする特許請求の範
囲第１項に記載の相補型半導体集積回路嚢ミ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233611A JPS59124157A (ja) | 1982-12-29 | 1982-12-29 | 相補型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233611A JPS59124157A (ja) | 1982-12-29 | 1982-12-29 | 相補型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59124157A true JPS59124157A (ja) | 1984-07-18 |
Family
ID=16957755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233611A Pending JPS59124157A (ja) | 1982-12-29 | 1982-12-29 | 相補型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124157A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101964A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
| JPS60101965A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
| JPS60101963A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
-
1982
- 1982-12-29 JP JP57233611A patent/JPS59124157A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101964A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
| JPS60101965A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
| JPS60101963A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタの製造方法 |
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