JPH02126671A - Ｍ□ｕｏｓ型半導体装置 - Google Patents

Ｍ□ｕｏｓ型半導体装置

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Publication number
JPH02126671A
JPH02126671A JP63280572A JP28057288A JPH02126671A JP H02126671 A JPH02126671 A JP H02126671A JP 63280572 A JP63280572 A JP 63280572A JP 28057288 A JP28057288 A JP 28057288A JP H02126671 A JPH02126671 A JP H02126671A
Authority
JP
Japan
Prior art keywords
potential
nwel
supply wiring
power supply
power
Prior art date
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Pending
Application number
JP63280572A
Other languages
English (en)
Inventor
Masayuki Oshima
大嶋　正幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、異電位信号のインターフェイス可能な入出力
回路におけるＮＷＥＬの構造に関する。
［従来の技術］ 従来の異電位信号のインターフェイス可能な入出力回路
のＮＷＥＬ構造は、第２図に示されるように第１電位の
ＮＷｇＬと、第２電位のＮＷＥＬが２段で構成され、各
ＮＷＫＩＪ上に第１電源配線、第２電源配線が配線され
ていた。
［発明が解決しようとする課題］ しかし、前述の従来技術ではＮＷＥＬが２段で構成され
ているため、入出力回路の面積が大きくなってしまいＭ
ＯＳ型半導体装置の高集積化が困難であるという問題点
を有する。
そこで本発明は従来の半導体装置の問題点を解決するも
ので、その目的とするところはより高集積化が可能なＭ
ＯＳ型半導体装置を提供するところにある。
［課題を解決するための手段］ 本発明のＭＯＳ型半導体装置は、 α）　　ＭＯＳＦＥＴを用いた異電位信号のインターフ
ェイス可能な入出力回路において、ｂ）　第１の極性の
第１の電位をもつ第１電源配線と、 Ｃ）　第１の極性の第２の電位をもつ第２電源配線と、 ｄ）　第２の極性の第５の電位をもつ第３電源配線と、 ｇ）　　ＰＷＫＬと、 ／）　　ＮＷＥＬ群とからなり、 ｇ）　前記ＮＷＥＬ群上に前記第１７１１源配線と前記
第２電源配線が配線されていることを特徴とする。
［実施例コ 本発明の第１の実施例として第１図に異電位信号のイン
ターフェイス可能な入出力回路の電源配線とＨｗｚｈの
構成図を示す。
第１図において１０４，１０５，１０６はＮＷＥＬであ
り、−点鎖線で示される１０７のＰＷＥＬを境にして並
んでいる。１０１は第１の電位をもつ第１電源配線、１
０２は第２の電位をもつ第２電源配線であり、それぞれ
１０４，１０５，１０６のＮＷＥＬ上に配線されている
。
ここで１０８，１０９，１１０は７．ｆ諒配線の電位な
ＮＷＥＬに供給するコンタクトホールであり１０８．１
１０のコンタクトホールを第１１ト諒配線とＮＷＥＬの
間に設けているため、ｉ０４゜１０６のＮＷＥＬの電位
が第１０′−位になり、また１０９のコンタクトホール
を第２電源配ΔとＮＷＥＬＯ間に設けているため、１０
５のＮＷＥＬの′４位が第２の電位になっている。
このように第１の電位のＮＷＥＬと、第２の電位のＮＷ
ＥＬが同一線上に構成され、入出力回路を小面積中に作
成することが出来る。
また第１図においては１０８，１１０のコンタクトホー
ルな第１電源配線上に、１０９のコンタクトホールを第
２電源配線上に設置したが、これはどちらの電源配線上
に設置可能なため各ＮＷＥＬの電位は、第１の電位、第
２の電位のどちらの電位にも対応する。
また第１図において、ＮＷＥＬの数は６個であったが、
これはル個（７１は、ル≧２の自然数）においても対応
する。
［発明の効果］ 以上述べたように、本発明によれば異なる電位のＮＷＥ
Ｌを同一線上に構成することが出来るため、入出力回路
を小面積中に作ることが可能であり、高集積化を可能と
するものである。
これにより集積回路のチップコストが低減するという効
果がある。
またコンタクトホールの設置位置を変えるだけで各ＮＷ
ＥＬの電位を変更できるため、コンタクトホールの位置
を変更するだけで何種類もの入出力回路を作成すること
ができ、入出力回路の設計が容易になるという効果もあ
る。
【図面の簡単な説明】
第１図は、本発明の第１の実施例を示す異電位信号のイ
ンターフェイス可能な入出力回路の電源配線とＮＷＥＬ
の構成図である。 第２図は、異電位信号のインターフェイス可能な入出力
回路の電源配線とＮＷＥＬの構成の従来例を示す平面図
である。 １０１．１１５・・・・・・第１電源配線１０２、１１
６・・・・・・第２電源配線１０５．１１７・・・・・
・第５′ｇｉ源配線１０４．１０５，１０６，１１２，
１１３°°・・・・・・・・・・　ＮＷＥＬ １０７．１１４・・・・・・ＰＷＥＬ １０８．１０９，１１０，１１１・・・・・コンタクト
ホール

Claims (1)

  1. 【特許請求の範囲】 α）絶縁ゲート電界効果トランジスタ（以下、Ｍ＠Ｏ＠
    ＳＦＥＴと略す）を用いた異電位信号のインターフェイ
    ス可能な入出力回路において、ｂ）第１の極性の第１の
    電位をもつ第１電源配線と、 ｃ）第１の極性の第２の電位をもつ第２電源配線と、 ｄ）第２の極性の第５の電位をもつ第３電源配線と、 ｅ）Ｎ型Ｍ＠Ｏ＠ＳＦＥＴが形成されるＰ型拡散層（以
    下、ＰＷＥＬと略す）と、 ｆ）Ｐ型Ｍ＠Ｏ＠ＳＦＥＴが形成されるＮ型拡散層（以
    下、ＮＷＥＬと略す）群とからなり、ｇ）前記ＮＷＥＬ
    群上に前記第１電源配線と前記第２電源配線が配線され
    ていることを特徴とするＭ＠Ｏ＠Ｓ型半導体装置。
JP63280572A 1988-11-07 1988-11-07 Ｍ□ｕｏｓ型半導体装置 Pending JPH02126671A (ja)

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JPH02126671A true JPH02126671A (ja) 1990-05-15

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01273332A (ja) * 1988-04-26 1989-11-01 Nec Ic Microcomput Syst Ltd 大規模集積回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01273332A (ja) * 1988-04-26 1989-11-01 Nec Ic Microcomput Syst Ltd 大規模集積回路装置

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