JPH03108760A - Ｃｍｏｓゲートアレイ - Google Patents
ＣｍｏｓゲートアレイInfo
- Publication number
- JPH03108760A JPH03108760A JP1247160A JP24716089A JPH03108760A JP H03108760 A JPH03108760 A JP H03108760A JP 1247160 A JP1247160 A JP 1247160A JP 24716089 A JP24716089 A JP 24716089A JP H03108760 A JPH03108760 A JP H03108760A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- ground
- power supply
- line
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳゲートアレイに関し、特に全面敷き詰
め型ＣＭＯＳゲートアレイにおいて集積度を上げるだめ
の配線構造に関するものである。
め型ＣＭＯＳゲートアレイにおいて集積度を上げるだめ
の配線構造に関するものである。
従来の全面敷き詰め型ＣＭＯＳゲートアレイの構造の一
例を第２図に示して説明する。このゲートアレイは、そ
の平面構造を第２図に示すように、チップ内部全面にＰ
チャネルトランジスタ１とＮチャネルトランジスタ２が
敷き詰められ、あらかじめ準備された第」の電源帯３を
介して第２の電源ライン１１からＰチャネルトランジス
タ１上に電位を供給し、第１のグランド帯４を介して第
２のグランドライン１２からＮチャネルトランジスタ２
上に電位を供給することにより使用可能となるトランジ
スタ列５と、第２の電源ライン１１がらＰチャネルトラ
ンジスタ１上に、第２のグランドライン１２からＮチャ
ネルトランジスタ２上に供給しない使用不可能なトラン
ジスタ上が、配線領域６として形成される。
例を第２図に示して説明する。このゲートアレイは、そ
の平面構造を第２図に示すように、チップ内部全面にＰ
チャネルトランジスタ１とＮチャネルトランジスタ２が
敷き詰められ、あらかじめ準備された第」の電源帯３を
介して第２の電源ライン１１からＰチャネルトランジス
タ１上に電位を供給し、第１のグランド帯４を介して第
２のグランドライン１２からＮチャネルトランジスタ２
上に電位を供給することにより使用可能となるトランジ
スタ列５と、第２の電源ライン１１がらＰチャネルトラ
ンジスタ１上に、第２のグランドライン１２からＮチャ
ネルトランジスタ２上に供給しない使用不可能なトラン
ジスタ上が、配線領域６として形成される。
そして、Ｐチャネルトランジスタ１とＮチャネルトラン
ジスタ２の組を組み合わせることにょシーつの論理を持
つ論理回路７を構成し、この論理（１） （２） 回路Ｔを第１層配線８．第２層配線９等によシ結び付け
ることによシーつの機能回路を構成する。
ジスタ２の組を組み合わせることにょシーつの論理を持
つ論理回路７を構成し、この論理（１） （２） 回路Ｔを第１層配線８．第２層配線９等によシ結び付け
ることによシーつの機能回路を構成する。
ここで、論理回路Ｔどうしを結び付ける第１層配線８等
の配線は、配線領域６上に形成し、配線領域６の幅は第
２の電源ライン１１及びグランドライン１２を配置され
たトランジスタ列５と他のトランジスタ列５に囲まれた
領域となる。また、この領域だけで配線できない場合は
、トランジスタ列上に、第２の電源ライン１１、または
グランドライン１２を配置せずにトランジスタ列１０上
を配線領域６として配線領域幅を広げる。このため、配
線領域幅はＰチャネルトランジスタ１．またはＮチャネ
ルトランジスタ２のトランジスタ幅ごとに広がる。
の配線は、配線領域６上に形成し、配線領域６の幅は第
２の電源ライン１１及びグランドライン１２を配置され
たトランジスタ列５と他のトランジスタ列５に囲まれた
領域となる。また、この領域だけで配線できない場合は
、トランジスタ列上に、第２の電源ライン１１、または
グランドライン１２を配置せずにトランジスタ列１０上
を配線領域６として配線領域幅を広げる。このため、配
線領域幅はＰチャネルトランジスタ１．またはＮチャネ
ルトランジスタ２のトランジスタ幅ごとに広がる。
従来の全面敷き詰め型ＣＭＯＳゲートアレイは以上のよ
うに構成されていたので、配線領域６がトランジスタ幅
で広がシ、配線領域にもかかわらず配線に使用していな
い部分も６Ｄ、この部分のトランジスタは使用できなく
、また、配線領域６下のトランジスタ列をあらかじめ一
部使用することもでき々いなどの問題があった。
うに構成されていたので、配線領域６がトランジスタ幅
で広がシ、配線領域にもかかわらず配線に使用していな
い部分も６Ｄ、この部分のトランジスタは使用できなく
、また、配線領域６下のトランジスタ列をあらかじめ一
部使用することもでき々いなどの問題があった。
本発明は上記のような問題点を解消するためになされた
もので、配線領域として使用されているトランジスタ列
の一部に電源ライン、グランドラインを供給しトランジ
スタ領域として使用できるＣＭＯＳゲートアレイを得る
ことを目的とする。
もので、配線領域として使用されているトランジスタ列
の一部に電源ライン、グランドラインを供給しトランジ
スタ領域として使用できるＣＭＯＳゲートアレイを得る
ことを目的とする。
本発明に係るＣＭＯＳゲートアレイは、全面敷き詰め型
ＣＭＯＳゲートアレイにおいて、異なるトランジスタ列
に供給された電源、グランド電位を配線領域として使用
されているトランジスタ列の一部に供給し、トランジス
タを形成するものである。
ＣＭＯＳゲートアレイにおいて、異なるトランジスタ列
に供給された電源、グランド電位を配線領域として使用
されているトランジスタ列の一部に供給し、トランジス
タを形成するものである。
本発明におけるＣＭＯＳゲートアレイは、配線領域で使
用されていないトランジスタに他のトランジスタ領域の
電源ライン、グランドラインから配線によって電位を与
えることによシ、その配線領域下のトランジスタが使用
可能になる。
用されていないトランジスタに他のトランジスタ領域の
電源ライン、グランドラインから配線によって電位を与
えることによシ、その配線領域下のトランジスタが使用
可能になる。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例によるＣＭＯＳゲートアレイ
の構造を示す平面図である。この実施例は、第１図に示
すように、トランジスタ列５が内部チップ全面に敷き詰
められておシ、Ｐチャネルトランジスタ１．Ｎチャネル
トランジスタ２にそれぞれ第１の電源帯３．グランド帯
４の電位の供給されている部分が使用可能なトランジス
タ列５を形成し、第１の電源帯３及びグランド帯４の電
位の供給されていない部分が配線領域６を形成する従来
のゲートアレイの配線領域として使用されているトラン
ジスタ列に、第１層配線８．第２層配線９等の配線によ
シ異なるトランジスタ列５に供給された第１の電源帯３
．グランド帯４の電位を供給することにより、配線され
ていない上記配線領域下６に使用可能なトランジスタ列
を形成して論理回路７を構成する。また、あらかじめ配
線領域６下の一部トランジスタ列１０上に第１層配線８
第２層配線９等の配線によシ異なるトランジスタ列５に
供給された第１の電源帯３．グランド帯４の電位を供給
することによシ、部分的に使用可能なトランジスタ列を
形成した後、論理回路Ｔどうしの配線を行うようにした
ものである。
の構造を示す平面図である。この実施例は、第１図に示
すように、トランジスタ列５が内部チップ全面に敷き詰
められておシ、Ｐチャネルトランジスタ１．Ｎチャネル
トランジスタ２にそれぞれ第１の電源帯３．グランド帯
４の電位の供給されている部分が使用可能なトランジス
タ列５を形成し、第１の電源帯３及びグランド帯４の電
位の供給されていない部分が配線領域６を形成する従来
のゲートアレイの配線領域として使用されているトラン
ジスタ列に、第１層配線８．第２層配線９等の配線によ
シ異なるトランジスタ列５に供給された第１の電源帯３
．グランド帯４の電位を供給することにより、配線され
ていない上記配線領域下６に使用可能なトランジスタ列
を形成して論理回路７を構成する。また、あらかじめ配
線領域６下の一部トランジスタ列１０上に第１層配線８
第２層配線９等の配線によシ異なるトランジスタ列５に
供給された第１の電源帯３．グランド帯４の電位を供給
することによシ、部分的に使用可能なトランジスタ列を
形成した後、論理回路Ｔどうしの配線を行うようにした
ものである。
このように上記実施例の構成によると、トランジスタ領
域の第１の電源帯３．グランド帯４に直接接続される第
２の電源ライン１１及びグランドライン１２を有するト
ランジスタ列５から第１の電源帯３及びグランド帯４に
直接接続されていない配線領域６下のトランジスタ列に
第１層配線８゜第２層配線９等によ）電源、グランド電
位を供給することによ）、配線領域６で使用されていな
いトランジスタが使用可能となる。これによって、集積
度を向上させることができる。
域の第１の電源帯３．グランド帯４に直接接続される第
２の電源ライン１１及びグランドライン１２を有するト
ランジスタ列５から第１の電源帯３及びグランド帯４に
直接接続されていない配線領域６下のトランジスタ列に
第１層配線８゜第２層配線９等によ）電源、グランド電
位を供給することによ）、配線領域６で使用されていな
いトランジスタが使用可能となる。これによって、集積
度を向上させることができる。
以上のように本発明によれば、従来使用できなかった配
線領域下のトランジスタ列に、他のトランジスタ列から
電源、グランド電位を配線によシ供給するように構成し
たので、集積度の高いＣＭＯＳゲートアレイが得られる
効果がある。
線領域下のトランジスタ列に、他のトランジスタ列から
電源、グランド電位を配線によシ供給するように構成し
たので、集積度の高いＣＭＯＳゲートアレイが得られる
効果がある。
（５）
（６）
第１図は本発明の一実施例によるＣＭＯＳゲートアレイ
を示す平面図、ｔＪ２図は従来のＣＭＯＳゲートアレイ
を示す平面図である。 １−・・−ｐチャネルトランジスタ ２１１＋１１１・
Ｎチャネルトランジスタ、３・・争・第１の電源帯、４
・・・・第１のグランド帯、５・・・・電源、グランド
ラインを有するトランジスタ列、６・・・・配線領域、
Ｔ・・−・論理回路、８・・・・第１層配線、９・・・
・第二層配線、１０争・・・配線領域下のトランジスタ
列、１１・・・・第２の電源ライン、１２・・・φ第２
のグランドライン。
を示す平面図、ｔＪ２図は従来のＣＭＯＳゲートアレイ
を示す平面図である。 １−・・−ｐチャネルトランジスタ ２１１＋１１１・
Ｎチャネルトランジスタ、３・・争・第１の電源帯、４
・・・・第１のグランド帯、５・・・・電源、グランド
ラインを有するトランジスタ列、６・・・・配線領域、
Ｔ・・−・論理回路、８・・・・第１層配線、９・・・
・第二層配線、１０争・・・配線領域下のトランジスタ
列、１１・・・・第２の電源ライン、１２・・・φ第２
のグランドライン。
Claims (1)
- 複数のトランジスタ列と、上記トランジスタ列上に論理
回路を構成するために配置されるトランジスタの有無と
は無関係に、かつ上記トランジスタ列と直角に、あらか
じめ準備された第１の電源、及びグランド帯を有する全
面敷き詰め型ＣＭＯＳゲートアレイにおいて、あらかじ
め準備された上記第１の電源、及びグランド帯に直接接
続される第２の電源、及びグランドラインを有する上記
トランジスタ列から第１の電源、及びグランド帯に直接
接続されていない配線領域下のトランジスタ列に電源、
グランド電位を供給するための配線を施したことを特徴
とするＣＭＯＳゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247160A JPH03108760A (ja) | 1989-09-22 | 1989-09-22 | Ｃｍｏｓゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247160A JPH03108760A (ja) | 1989-09-22 | 1989-09-22 | Ｃｍｏｓゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108760A true JPH03108760A (ja) | 1991-05-08 |
Family
ID=17159334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247160A Pending JPH03108760A (ja) | 1989-09-22 | 1989-09-22 | Ｃｍｏｓゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108760A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308798A (en) * | 1992-11-12 | 1994-05-03 | Vlsi Technology, Inc. | Preplacement method for weighted net placement integrated circuit design layout tools |
| EP0703617A3 (en) * | 1994-09-22 | 1997-02-26 | Nippon Telegraph & Telephone | High frequency monolithic integrated circuit |
| US5847420A (en) * | 1994-03-03 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
-
1989
- 1989-09-22 JP JP1247160A patent/JPH03108760A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308798A (en) * | 1992-11-12 | 1994-05-03 | Vlsi Technology, Inc. | Preplacement method for weighted net placement integrated circuit design layout tools |
| US5847420A (en) * | 1994-03-03 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
| US6157052A (en) * | 1994-03-03 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
| US6388329B1 (en) | 1994-03-03 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
| EP0703617A3 (en) * | 1994-09-22 | 1997-02-26 | Nippon Telegraph & Telephone | High frequency monolithic integrated circuit |
| US5739560A (en) * | 1994-09-22 | 1998-04-14 | Nippon Telegraph And Telephone Corporation | High frequency masterslice monolithic integrated circuit |
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