JPH02126677A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02126677A JPH02126677A JP63280931A JP28093188A JPH02126677A JP H02126677 A JPH02126677 A JP H02126677A JP 63280931 A JP63280931 A JP 63280931A JP 28093188 A JP28093188 A JP 28093188A JP H02126677 A JPH02126677 A JP H02126677A
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- electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/26—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having three or more potential barriers, e.g. photothyristors
- H10F30/263—Photothyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
Landscapes
- Thyristors (AREA)
- Light Receiving Elements (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、光トリガ信号により駆動される光サイリスタ
（トライアック等を含む）と、この光サイリスタのゲー
ト感度を制御する機能を持つＭＯＳ型電界効果トランジ
スタ（以下ＭＯ３ＦＥＴと略記）と、このＭＯＳ Ｆ
ＥＴのゲート酸化膜保護用ツェナーダイオードとを同一
半導体基板内にモノリシックに形成したゼロクロス機能
を有する光半導体装置に関するもので、特にツェナーダ
イオードの構造を変化し、ゲート制御機能の向上を計っ
たものである。
（トライアック等を含む）と、この光サイリスタのゲー
ト感度を制御する機能を持つＭＯＳ型電界効果トランジ
スタ（以下ＭＯ３ＦＥＴと略記）と、このＭＯＳ Ｆ
ＥＴのゲート酸化膜保護用ツェナーダイオードとを同一
半導体基板内にモノリシックに形成したゼロクロス機能
を有する光半導体装置に関するもので、特にツェナーダ
イオードの構造を変化し、ゲート制御機能の向上を計っ
たものである。
（従来の技術）
ＭＯＳＦＥＴを使用したゼロクロス回路を内蔵した光サ
イリスタは家電用機器或いは電子複写機等の交流制御の
オンオフスイッチ素子として、その使用分野は拡大して
いる。 第５図はこのような光半導体装置の一例である
。 この半導体装置は、光トリガ方式の一般のサイリス
タと、Ｐウェル領域内に形成されたＭＯＳＦＥＴ及びツ
ェナーダイオード等とからなる複合光サイリスタである
。
イリスタは家電用機器或いは電子複写機等の交流制御の
オンオフスイッチ素子として、その使用分野は拡大して
いる。 第５図はこのような光半導体装置の一例である
。 この半導体装置は、光トリガ方式の一般のサイリス
タと、Ｐウェル領域内に形成されたＭＯＳＦＥＴ及びツ
ェナーダイオード等とからなる複合光サイリスタである
。
その製造工程の概略を述べると共にその構成について説
明する。 先ず比抵抗４０Ω・Ｃ１ｌ程度のＮ−型基板
１を準備し、Ｐ型分離拡散領域２とアノード領域（Ｐ”
エミッタ領域ともいう）２′を形成する。 次に光蝕刻
法により、光サイリスタのＰベース領域３、ＭＯＳＦＥ
Ｔを形成するＰウェル領域４及びＭＯＳ Ｆ ＥＴのゲ
ート電圧を供給するフローティングＰ領域（以下ＭＯＳ
ゲート電圧ピックアップ（ｐｉｃｋ Ｕｐ ）部と呼ぶ
）５を開孔し、ＭＯＳ Ｆ ＥＴのゲート酸化膜（１０
０ＯＸ程度）を形成する。 次にポリシリコンによりＭ
ＯＳＦＥＴのゲート電極６を形成する。 次にボロン（
Ｂ）をイオン注入後、ドライブイン拡散により深さ２５
μｍ程度の光サイリスタのＰベース領域３、ＭＯ３ＦＦ
、Ｔを形成するＰウェル領域４及びＭ ＯＳゲート電圧
ピックアップ部５を形成する。 次に光サイリスタのＰ
ベース領域内に深さ１０．ｕ ｍ程度の光サイリスタの
カソード領域となるＮ４エミツタ領域７を形成する。
次にＰウェル領域４内にＭＯＳＦＥＴのＮ１ドレイン領
域８及びＮ”ソース領域９並びにゲート酸化膜保護用ツ
ェナーダイオードのＮ４頭１１０を深さ５μｍ程度に形
成する。
明する。 先ず比抵抗４０Ω・Ｃ１ｌ程度のＮ−型基板
１を準備し、Ｐ型分離拡散領域２とアノード領域（Ｐ”
エミッタ領域ともいう）２′を形成する。 次に光蝕刻
法により、光サイリスタのＰベース領域３、ＭＯＳＦＥ
Ｔを形成するＰウェル領域４及びＭＯＳ Ｆ ＥＴのゲ
ート電圧を供給するフローティングＰ領域（以下ＭＯＳ
ゲート電圧ピックアップ（ｐｉｃｋ Ｕｐ ）部と呼ぶ
）５を開孔し、ＭＯＳ Ｆ ＥＴのゲート酸化膜（１０
０ＯＸ程度）を形成する。 次にポリシリコンによりＭ
ＯＳＦＥＴのゲート電極６を形成する。 次にボロン（
Ｂ）をイオン注入後、ドライブイン拡散により深さ２５
μｍ程度の光サイリスタのＰベース領域３、ＭＯ３ＦＦ
、Ｔを形成するＰウェル領域４及びＭ ＯＳゲート電圧
ピックアップ部５を形成する。 次に光サイリスタのＰ
ベース領域内に深さ１０．ｕ ｍ程度の光サイリスタの
カソード領域となるＮ４エミツタ領域７を形成する。
次にＰウェル領域４内にＭＯＳＦＥＴのＮ１ドレイン領
域８及びＮ”ソース領域９並びにゲート酸化膜保護用ツ
ェナーダイオードのＮ４頭１１０を深さ５μｍ程度に形
成する。
最後に酸化膜に各電極のコンタクトホールを開孔し、ア
ルミニウムにより光サイリスタのカソードを極１１、ゲ
ート電極１２と、ＭＯＳＦＥＴのドレイン電極１３、ソ
ースな極１４と、ツェナーダイオードのＳ ’Ｆｆｉ
１５と、ＭＯＳゲート電圧ピックアップ部の電極１６と
をそれぞれ形成する。 なおソース電極１４はＰウェル
領域４とソースＮ４領域９にまたがって形成される。
ルミニウムにより光サイリスタのカソードを極１１、ゲ
ート電極１２と、ＭＯＳＦＥＴのドレイン電極１３、ソ
ースな極１４と、ツェナーダイオードのＳ ’Ｆｆｉ
１５と、ＭＯＳゲート電圧ピックアップ部の電極１６と
をそれぞれ形成する。 なおソース電極１４はＰウェル
領域４とソースＮ４領域９にまたがって形成される。
符号Ｋ及びＡは、この半導体装置のカソード端子及びア
ノード端子である。 符号Ｒは基板上に形成される光サ
イリスタのゲート感度調整用抵抗である。 同図に示す
ように光サイリスタのカソード電極１１は、ＭＯＳＦＥ
Ｔのソース電極１４及び抵抗Ｒの一端と電気接続され、
又ゲート電極１２は、ドレイン８Ｎ！１３及び抵抗Ｒの
他の一端とそれぞれ接続される。 又ＭＯ３ＦＥＴのゲ
ート電極６はＭＯＳゲート電圧電圧ピア７７７１部電極
１６ツェナーダイオード電極１５と接続される。
ノード端子である。 符号Ｒは基板上に形成される光サ
イリスタのゲート感度調整用抵抗である。 同図に示す
ように光サイリスタのカソード電極１１は、ＭＯＳＦＥ
Ｔのソース電極１４及び抵抗Ｒの一端と電気接続され、
又ゲート電極１２は、ドレイン８Ｎ！１３及び抵抗Ｒの
他の一端とそれぞれ接続される。 又ＭＯ３ＦＥＴのゲ
ート電極６はＭＯＳゲート電圧電圧ピア７７７１部電極
１６ツェナーダイオード電極１５と接続される。
第６図は、上記光半導体装置の電気等価回路図である。
符号上は光サイリスタ、Ｄｚはツェナーダイオードを
表わす、 又波線で囲まれた符号旦は、ＭＯＳＦＥＴの
ゲート電圧ピックアップ機能を近似的に表わしたもので
あり、Ｃ１はピックアップ部５の接合の空乏層容量、Ｃ
２はツェナーダイオードの接合の空乏層容量とゲート電
１ｆｆ１６の容量等との合成容量である。
表わす、 又波線で囲まれた符号旦は、ＭＯＳＦＥＴの
ゲート電圧ピックアップ機能を近似的に表わしたもので
あり、Ｃ１はピックアップ部５の接合の空乏層容量、Ｃ
２はツェナーダイオードの接合の空乏層容量とゲート電
１ｆｆ１６の容量等との合成容量である。
光サイリスタ１は、光トリガ信号によってターンオンす
る。 光トリガ信号電流は一般のサイリスタのゲートト
リガ電流に比較して小さい値であり、このため光サイリ
スタ１はゲート感度が高く設計される。 ゲート感度と
トレードオフの関係にある（ ｄＶ／ｄｔ）耐量が低下
するという問題があるが、後述のＭＯＳＦＥＴを並設す
ることにより改善している。
る。 光トリガ信号電流は一般のサイリスタのゲートト
リガ電流に比較して小さい値であり、このため光サイリ
スタ１はゲート感度が高く設計される。 ゲート感度と
トレードオフの関係にある（ ｄＶ／ｄｔ）耐量が低下
するという問題があるが、後述のＭＯＳＦＥＴを並設す
ることにより改善している。
ゲート感度調整用のＭＯＳＦＥＴは、光サイリスタ上の
ゲート電極１２とカソード電極１１との間に並列接続さ
れる。 ＭＯＳゲート電圧がしきい値電圧Ｖｔｈ以上
になるとＭＯＳＦＥＴはオンし、光サイリスタのゲート
・カソード間は短絡され、いわゆるカソードエミッタ短
絡構造のサイリスタと同様の効果を生じ、光サイリスタ
上は（ｄＶ／ｄｔ）耐量は向上するが、ゲート感度は低
下して微弱な光トリガ信号ではターンオンされない状態
となる。 ＭＯＳゲート電圧がＶｔｈ以下ではＭＯＳ
ＦＥＴはオフ状態となり、光サイリスタ上は本来の高ゲ
ート感度となり、光トリガ信号によりターンオンできる
状態となる。 ＭＯＳゲート電極には後述のＭＯＳゲ
ート電圧ピックアップ部を介してアノード・カソード間
；圧■ＡＫに比例した電圧が供給される。 例えば交流
電圧ＶＡＫが５■になるとＭＯＳゲート電圧がしきい値
電圧Ｖｔｈ＝３Ｖ達すると仮定すると、この光サイリス
タはＶ ＡＫが０ないし５ｖの位相の間に光トリガ信号
を与えるとターンオンするが、５■を超えるＶ〜の位相
では光トリガ信号を与えてもターンオンしなくなる。
ゲート電極１２とカソード電極１１との間に並列接続さ
れる。 ＭＯＳゲート電圧がしきい値電圧Ｖｔｈ以上
になるとＭＯＳＦＥＴはオンし、光サイリスタのゲート
・カソード間は短絡され、いわゆるカソードエミッタ短
絡構造のサイリスタと同様の効果を生じ、光サイリスタ
上は（ｄＶ／ｄｔ）耐量は向上するが、ゲート感度は低
下して微弱な光トリガ信号ではターンオンされない状態
となる。 ＭＯＳゲート電圧がＶｔｈ以下ではＭＯＳ
ＦＥＴはオフ状態となり、光サイリスタ上は本来の高ゲ
ート感度となり、光トリガ信号によりターンオンできる
状態となる。 ＭＯＳゲート電極には後述のＭＯＳゲ
ート電圧ピックアップ部を介してアノード・カソード間
；圧■ＡＫに比例した電圧が供給される。 例えば交流
電圧ＶＡＫが５■になるとＭＯＳゲート電圧がしきい値
電圧Ｖｔｈ＝３Ｖ達すると仮定すると、この光サイリス
タはＶ ＡＫが０ないし５ｖの位相の間に光トリガ信号
を与えるとターンオンするが、５■を超えるＶ〜の位相
では光トリガ信号を与えてもターンオンしなくなる。
このようにサイリスタの主電極に印加される交流電圧が
０電圧を横切る近傍の特定電圧範囲（以下ゼロクロス部
と略記する。前記例では０ないし５Ｖ）でのみトリガ機
能が動作するサイリスタをゼロクロス型サイリスタと呼
び、又ゼロクロス機能を与えるＭＯＳＦＥＴ等から成る
回路をゼロクロス回路と呼ぶ。
０電圧を横切る近傍の特定電圧範囲（以下ゼロクロス部
と略記する。前記例では０ないし５Ｖ）でのみトリガ機
能が動作するサイリスタをゼロクロス型サイリスタと呼
び、又ゼロクロス機能を与えるＭＯＳＦＥＴ等から成る
回路をゼロクロス回路と呼ぶ。
ゼロクロス型サイリスタの効果は、主として次の２点で
ある。 第１は、ゼロクロス型でない従来のサイリスタ
で商用周波数の交流電力をオンオフする場合、交流電圧
の高い値の位相でオンすると、負荷によっても異なるが
、一般に突入電流Ｄｕｓｈ ｃｕｒｒｅｎｔ）或いは過
渡電圧によるノイズが発生し、近傍に配設されるしＳｒ
、ＩＣロジック回路等の誤動作やラジオ、ＴＶのノイズ
障害等の電磁障害を電子機器等に与える。 ゼロクロス
回路はこの電磁障害を大幅に緩和する効果がある。
ある。 第１は、ゼロクロス型でない従来のサイリスタ
で商用周波数の交流電力をオンオフする場合、交流電圧
の高い値の位相でオンすると、負荷によっても異なるが
、一般に突入電流Ｄｕｓｈ ｃｕｒｒｅｎｔ）或いは過
渡電圧によるノイズが発生し、近傍に配設されるしＳｒ
、ＩＣロジック回路等の誤動作やラジオ、ＴＶのノイズ
障害等の電磁障害を電子機器等に与える。 ゼロクロス
回路はこの電磁障害を大幅に緩和する効果がある。
第２の効果は、本発明に係る光サイリスタのように高い
ゲート感度に設計されたサイリスタで、交流電圧■ＡＫ
のゼロクロス部の位相の時にのみ高いゲート感度とし、
その池の位相においてはサイリスタをいわゆるカソード
エミッタ短絡構造としてゲート感度を大幅に低下させ、
結果として（ｄＶ／ｄｔ）耐量の向上が得られるという
点である。
ゲート感度に設計されたサイリスタで、交流電圧■ＡＫ
のゼロクロス部の位相の時にのみ高いゲート感度とし、
その池の位相においてはサイリスタをいわゆるカソード
エミッタ短絡構造としてゲート感度を大幅に低下させ、
結果として（ｄＶ／ｄｔ）耐量の向上が得られるという
点である。
ＭＯＳＦＥＴのゲート酸化膜の膜厚は、主として所望の
しきい値電圧等により決められ、絶縁破壊防止のため充
分厚くすることはできない、 このためツェナーダイオ
ードがゲート絶縁膜保護用として設けられる。 即ちゲ
ート酸化膜の絶縁破壊電圧より小さいツェナー電圧のダ
イオードを、ＭＯＳゲート電極とＰウェル領域間に設け
、ツェナー電圧を超える異常電圧が印加された場合、こ
の異常電圧が急速に減衰することができる充分大きな電
流をツェナーダイオードに流す必要がある。
しきい値電圧等により決められ、絶縁破壊防止のため充
分厚くすることはできない、 このためツェナーダイオ
ードがゲート絶縁膜保護用として設けられる。 即ちゲ
ート酸化膜の絶縁破壊電圧より小さいツェナー電圧のダ
イオードを、ＭＯＳゲート電極とＰウェル領域間に設け
、ツェナー電圧を超える異常電圧が印加された場合、こ
の異常電圧が急速に減衰することができる充分大きな電
流をツェナーダイオードに流す必要がある。
このためツェナーダイオードに直列に挿入される電極１
５の抵抗（コンタクト抵抗を含む）をできるだけ小さく
する必要があり、−船釣には電極１５はツェナーダイオ
ードのＮ４領域１０の基板露出面の全域にわたって形成
される。 このためＮ′″領域１０は完全に電極１５に
より、覆われ、直接光を受けない構造、となっている。
５の抵抗（コンタクト抵抗を含む）をできるだけ小さく
する必要があり、−船釣には電極１５はツェナーダイオ
ードのＮ４領域１０の基板露出面の全域にわたって形成
される。 このためＮ′″領域１０は完全に電極１５に
より、覆われ、直接光を受けない構造、となっている。
次にＭＯＳ Ｆ ＥＴのゲート電圧ピックアップ部５は
、アノード及びカソードと容量を介して結合されている
。 即ちピックアップ部５は、核部のＰ領域５とＮ−基
板１との接合の空乏層容量によりアノードに、又ツェナ
ーダイオードの空乏層容量、ＭＯＳゲート電極とこれと
対向するソース領域との静電容量等によりカソード電極
に接続され、その電圧は、アノード・カソード間電圧Ｖ
ＡＫの前記容量の逆比按分値にほぼ等しい＊ Ｖ Ａ
Ｋが小さい値のときはＰ領域５とＮ−基板１との空乏層
容量は非常に大きく、ＭＯＳゲート電圧はＶＡＫにほぼ
等しい値となる。 以下ＭＯＳゲート電圧（ＭＯＳゲー
ト電圧ピックアップ部の電圧と同じ）をＶ、で表わす。
、アノード及びカソードと容量を介して結合されている
。 即ちピックアップ部５は、核部のＰ領域５とＮ−基
板１との接合の空乏層容量によりアノードに、又ツェナ
ーダイオードの空乏層容量、ＭＯＳゲート電極とこれと
対向するソース領域との静電容量等によりカソード電極
に接続され、その電圧は、アノード・カソード間電圧Ｖ
ＡＫの前記容量の逆比按分値にほぼ等しい＊ Ｖ Ａ
Ｋが小さい値のときはＰ領域５とＮ−基板１との空乏層
容量は非常に大きく、ＭＯＳゲート電圧はＶＡＫにほぼ
等しい値となる。 以下ＭＯＳゲート電圧（ＭＯＳゲー
ト電圧ピックアップ部の電圧と同じ）をＶ、で表わす。
以上述べたようなゼロクロス型光サイリスタにおいては
、光サイリスタがゼロクロス部でオンすることができる
最大の■よ上昇率（ｄＶＡＫ／ ｄｔ）を表わす特有な
特性が存在する。 本明細書ではこれを（ｄＶ／ ｄｔ
）ｏｎ特性と呼ぶ、 ｖＡＫ上昇率がこの（ｄＶ／ｄｔ
） Ｏｎ特性値以上になると、光サイリスタが完全に
オン状態になる前、換言すれば通電電流がラッチング電
流値に達する前にＭｏＳゲート電圧■ρがＭＯＳＦＥＴ
のしきい値電圧Ｖｔｈに達してしまうと、ＭＯＳＦＥＴ
がオンしてしまい、結果として光サイリスタはオンでき
なくなる。 このような（ｄＶ／ｄｔ） ｏｎ特性は
、Ｍ ＯＳ Ｆ Ｅ Ｔ ノＶ ｔｈやＶ ｐ ／ Ｖ
ＡＫ等によって決まるＭＯＳＦＥＴが駆動しはじめる
ＶＡＫ（本明細書では以下この電圧をｖｌ、ｌｌと呼ぶ
）と強い相関を持つ、 それゆえ（ｄＶ／ｄｔ） ｏ
ｎ特性は、サイリスタの基本特性の１つである（ ｄＶ
／ｄｔ）耐量とトレードオフの関係にある。 このなめ
従来は（ｄＶ／ｄｔ） ｏｎ特性を向上させようとＶ
、を大きくすると、（ｄＶ／ｄｔ）耐量は減少する傾向
にあり、反対に（ｄＶ／ｄｔ）耐量を向上させようとＶ
、を小さくすると（ｄＶ／ｄｔ） ｏｎ特性は減少す
る傾向であった。
、光サイリスタがゼロクロス部でオンすることができる
最大の■よ上昇率（ｄＶＡＫ／ ｄｔ）を表わす特有な
特性が存在する。 本明細書ではこれを（ｄＶ／ ｄｔ
）ｏｎ特性と呼ぶ、 ｖＡＫ上昇率がこの（ｄＶ／ｄｔ
） Ｏｎ特性値以上になると、光サイリスタが完全に
オン状態になる前、換言すれば通電電流がラッチング電
流値に達する前にＭｏＳゲート電圧■ρがＭＯＳＦＥＴ
のしきい値電圧Ｖｔｈに達してしまうと、ＭＯＳＦＥＴ
がオンしてしまい、結果として光サイリスタはオンでき
なくなる。 このような（ｄＶ／ｄｔ） ｏｎ特性は
、Ｍ ＯＳ Ｆ Ｅ Ｔ ノＶ ｔｈやＶ ｐ ／ Ｖ
ＡＫ等によって決まるＭＯＳＦＥＴが駆動しはじめる
ＶＡＫ（本明細書では以下この電圧をｖｌ、ｌｌと呼ぶ
）と強い相関を持つ、 それゆえ（ｄＶ／ｄｔ） ｏ
ｎ特性は、サイリスタの基本特性の１つである（ ｄＶ
／ｄｔ）耐量とトレードオフの関係にある。 このなめ
従来は（ｄＶ／ｄｔ） ｏｎ特性を向上させようとＶ
、を大きくすると、（ｄＶ／ｄｔ）耐量は減少する傾向
にあり、反対に（ｄＶ／ｄｔ）耐量を向上させようとＶ
、を小さくすると（ｄＶ／ｄｔ） ｏｎ特性は減少す
る傾向であった。
このような背景から（ｄＶ／ｄｔ） ｏｎ特性及び（
ｄＶ／ｄｔ）耐量の両方に影響を与えるのではなく、ど
ちらか一方に相関を持つ要因を探しだし、それを改善す
ることにより、（ｄＶ／ｄｔ） ｏｎ特性及び（ｄＶ
／ｄｔ）耐量の両者とも向上させることが必要になって
きた。
ｄＶ／ｄｔ）耐量の両方に影響を与えるのではなく、ど
ちらか一方に相関を持つ要因を探しだし、それを改善す
ることにより、（ｄＶ／ｄｔ） ｏｎ特性及び（ｄＶ
／ｄｔ）耐量の両者とも向上させることが必要になって
きた。
（発明が解決しようとする課！り
以上述べたように、ゼロクロス型光サイリスタには、光
サイリスタがゼロクロス部でオンすることができる最大
の■ッ上昇率を表わす特有な特性即ち（ｄＶ／ｄｔ）
ｏｎ特性が存在する。 この（ｄＶ／ｄｔ） ｏｎ
特性値はできるだけ大きいことが望ましく、■１を大き
くしたい、 他方光サイリスタの（ｄＶ／ｄｔ）耐量を
向上するためにはできるだけ小さなＶＡＫ値でＭＯＳＦ
ＥＴがオンすることが望ましく、Ｖｌを小さくしたい。
サイリスタがゼロクロス部でオンすることができる最大
の■ッ上昇率を表わす特有な特性即ち（ｄＶ／ｄｔ）
ｏｎ特性が存在する。 この（ｄＶ／ｄｔ） ｏｎ
特性値はできるだけ大きいことが望ましく、■１を大き
くしたい、 他方光サイリスタの（ｄＶ／ｄｔ）耐量を
向上するためにはできるだけ小さなＶＡＫ値でＭＯＳＦ
ＥＴがオンすることが望ましく、Ｖｌを小さくしたい。
本発明の目的は、ＭＯＳＦＥＴを使用したゼロクロス回
路を有する光サイリスタで、従来技術では互いにトレー
ドオフの関係にある＜ （ＩＶ／ｄｔ）ｏｎ特性と（ｄ
Ｖ／ｄｔ）耐量とについて、＜ ｄＶ／ｄｔ）耐量を
低下させることなく （ｄＶ／ｄｔ） ｏｎ特性を向
上できる構造の光半導体装置を提供することである。
路を有する光サイリスタで、従来技術では互いにトレー
ドオフの関係にある＜ （ＩＶ／ｄｔ）ｏｎ特性と（ｄ
Ｖ／ｄｔ）耐量とについて、＜ ｄＶ／ｄｔ）耐量を
低下させることなく （ｄＶ／ｄｔ） ｏｎ特性を向
上できる構造の光半導体装置を提供することである。
（課題を解決するための手段）
本発明は、光サイリスタと、 このサイリスタのゲート
感度を制御するＭＯＳＦＥＴと、 このＭＯＳＦＥＴの
ゲート酸化膜保護用ツェナーダイオードとを、１つの半
導体基板に形成したゼロクロス型光半導体装置であって
、前記ツェナーダイオードの電極面が、これにオーム接
触するツェナーダイオードの拡散領域の基板面に露出す
る全露出面を完全に覆わないことを特徴とする光半導体
装置である。
感度を制御するＭＯＳＦＥＴと、 このＭＯＳＦＥＴの
ゲート酸化膜保護用ツェナーダイオードとを、１つの半
導体基板に形成したゼロクロス型光半導体装置であって
、前記ツェナーダイオードの電極面が、これにオーム接
触するツェナーダイオードの拡散領域の基板面に露出す
る全露出面を完全に覆わないことを特徴とする光半導体
装置である。
なお、上記光サイリスタは、逆阻止３＠子サイリスタ、
トライアック等のように、ＰＮ接合を３つ以上内蔵し、
主電圧電流特性の少なくとも１つの象限において、オン
、オフの２つの安定状態を有する半導体装置であって、
オフ状態からオン状態への切換えを光トリガ信号によっ
て行なうことのできる半導体素子である。
トライアック等のように、ＰＮ接合を３つ以上内蔵し、
主電圧電流特性の少なくとも１つの象限において、オン
、オフの２つの安定状態を有する半導体装置であって、
オフ状態からオン状態への切換えを光トリガ信号によっ
て行なうことのできる半導体素子である。
（作用）
上記構成のゼロクロス型光半導体装置において、これま
でＭＯＳＦＥＴのゲート酸化膜保護用としてのみ使用し
ていたツェナーダイオードの＠極面がこれに接する拡散
領域の全露出面を覆わないようにして、トリガ信号の光
がツェナーダイオードの接合部近傍を照射できる構造と
した。 これによりツェナーダイオードはホトダイオー
ドと同等の機能を持ち、光照射時に光電流がツェナーダ
イオードの内部を通り、カソードに向かって流れる。
でＭＯＳＦＥＴのゲート酸化膜保護用としてのみ使用し
ていたツェナーダイオードの＠極面がこれに接する拡散
領域の全露出面を覆わないようにして、トリガ信号の光
がツェナーダイオードの接合部近傍を照射できる構造と
した。 これによりツェナーダイオードはホトダイオー
ドと同等の機能を持ち、光照射時に光電流がツェナーダ
イオードの内部を通り、カソードに向かって流れる。
この光電流はＭＯＳＦＥＴのゲート電圧の上昇を抑制す
る方向であるため、ゲート電圧がしきい値電圧ｖｔｈに
達するときの■ＡＫ即ち■４を大きくする効果がある。
る方向であるため、ゲート電圧がしきい値電圧ｖｔｈに
達するときの■ＡＫ即ち■４を大きくする効果がある。
これにより光の照射がないときの特性である（ ｄ
Ｖ／ｄｔ）耐量を低下させることなく、光照射時の特性
である（ ｄＶ／ｄｔ） ｏｎ特性を向上させること
ができる。
Ｖ／ｄｔ）耐量を低下させることなく、光照射時の特性
である（ ｄＶ／ｄｔ） ｏｎ特性を向上させること
ができる。
（実施例）
本発明の第１の実施例について第１図を参照して説明す
る。 同図に示す光半導体装置の基本的な構造及び製造
工程は、前記従来技術で説明した第５図に示す装置とほ
とんど変わりはない、 第１図において第５図と同一符
号は同一部分又は対応部分を表わし、説明を省略するこ
ともある。
る。 同図に示す光半導体装置の基本的な構造及び製造
工程は、前記従来技術で説明した第５図に示す装置とほ
とんど変わりはない、 第１図において第５図と同一符
号は同一部分又は対応部分を表わし、説明を省略するこ
ともある。
第１図に示す光半導体装置は、比抵抗４０Ω・Ｃｌｌ１
程度の反対導電型半導体基板（Ｎ−型基板）１の一方の
主面（上方の主面）から不純物拡散により形成される深
さ２５μｍ程度の一導電型ゲートベース領域（Ｐベース
領域）３と、このＰベース領域３内に選択拡散により形
成されると共に主電極（カソード電極）１１とオーム接
触をする深さ１０μｍ程度のＮ”エミッタ領域７とを有
する光サイリスタ上と、 前記基板主面から選択拡散に
より形成される深さ２５μｍ程度のＰウェル領域４に設
けられるＭＯ３ＦＥＴ上亙及びツェナーダイオード上ユ
と、 前記基板主面から選択拡散により形成される深さ
２５μｍ程度のＰ型のＭＯＳゲート電圧電圧ピア７７７
１部５具備している。 ＭＯ３ＦＥ７１８の深さ約５
μ雫のＮ＋ソース領域９とＮ＋エミッタ領域７とは、ソ
ース電極１４及びカソード電極１１を介して互いに電気
的に接続される。 又ＭＯ３ＦＥＴ１８の深さ約５μｍ
のＮ４ドレイン領域８とＰベース領域３とは、ドレイン
ｔ ｆ！１３及び光サイリスタのゲートな極１２を介し
て互いに電気的に接続される。 又ツェナーダイオード
の深さ約５μｍのＮ″領域３０の基板主面に露出する面
は、この面とオーム接触をする電極３５の面によりその
全露出面が覆われていない。
程度の反対導電型半導体基板（Ｎ−型基板）１の一方の
主面（上方の主面）から不純物拡散により形成される深
さ２５μｍ程度の一導電型ゲートベース領域（Ｐベース
領域）３と、このＰベース領域３内に選択拡散により形
成されると共に主電極（カソード電極）１１とオーム接
触をする深さ１０μｍ程度のＮ”エミッタ領域７とを有
する光サイリスタ上と、 前記基板主面から選択拡散に
より形成される深さ２５μｍ程度のＰウェル領域４に設
けられるＭＯ３ＦＥＴ上亙及びツェナーダイオード上ユ
と、 前記基板主面から選択拡散により形成される深さ
２５μｍ程度のＰ型のＭＯＳゲート電圧電圧ピア７７７
１部５具備している。 ＭＯ３ＦＥ７１８の深さ約５
μ雫のＮ＋ソース領域９とＮ＋エミッタ領域７とは、ソ
ース電極１４及びカソード電極１１を介して互いに電気
的に接続される。 又ＭＯ３ＦＥＴ１８の深さ約５μｍ
のＮ４ドレイン領域８とＰベース領域３とは、ドレイン
ｔ ｆ！１３及び光サイリスタのゲートな極１２を介し
て互いに電気的に接続される。 又ツェナーダイオード
の深さ約５μｍのＮ″領域３０の基板主面に露出する面
は、この面とオーム接触をする電極３５の面によりその
全露出面が覆われていない。
上記実施例の光半導体装置の主なる特徴は、ツェナーダ
イオード上ユのＮ４領域３０及び電極３５の構造にある
。 第３図はこの構造を模式的に示す部分拡大平面図と
断面図で、同図（ａ）は従来例、同図（ｂ）及び（ｃ）
は本発明の実施例である。 同図（ａ）に示すように、
従来技術のツェナーダイオードは、ＭＯＳＦＥＴのゲー
ト酸化膜を保護するという意味しかなかったため、その
電極１５は充分に電流を流すことができるように、でき
るだけ大きくしていた。 そのため電極はツェナーダイ
オードのＮ′″領域１０を完全に覆ってしまい、直接光
はほとんど該ダイオードの接合部に照射されない状態で
あった６ これに対し同図（ｂ）に示す本発明の実施例
では、電極３５を電流値に影響を与えないぎりぎりの大
きさまで縮小し、Ｎ４領域３０とＰウェル領域４とによ
り形成されるＰＮ接合近傍にできるだけ直接光が照射さ
れるような構造にしている。 又従来技術ではツェナー
ダイオードのＮ＋領領域、流す電流量によりその大きさ
を決め、不必要に大きくしなかったのに対し、同図（Ｃ
）に示すようにツェナーダイオードの接合容量が極端に
大きくなりＭＯＳゲートを圧ピックアップ部５の電圧（
Ｖρ）の上昇率に大きな影響を与えない程度にＮ＋領域
４゜を大きくし、充分に光電流が得られるような構造に
することも有効である。 第１図に示す本実施例におい
ては、Ｎ１領域の全露出面とこの面の一部を覆う電極面
との割合を、上記２つの方法を同時に用い、且つ所望ツ
ェナー電流値でＡＩの損傷がない程度等のその他の条件
を考慮し、実験的に求めた。 その割合の一例は５０％
程度である。
イオード上ユのＮ４領域３０及び電極３５の構造にある
。 第３図はこの構造を模式的に示す部分拡大平面図と
断面図で、同図（ａ）は従来例、同図（ｂ）及び（ｃ）
は本発明の実施例である。 同図（ａ）に示すように、
従来技術のツェナーダイオードは、ＭＯＳＦＥＴのゲー
ト酸化膜を保護するという意味しかなかったため、その
電極１５は充分に電流を流すことができるように、でき
るだけ大きくしていた。 そのため電極はツェナーダイ
オードのＮ′″領域１０を完全に覆ってしまい、直接光
はほとんど該ダイオードの接合部に照射されない状態で
あった６ これに対し同図（ｂ）に示す本発明の実施例
では、電極３５を電流値に影響を与えないぎりぎりの大
きさまで縮小し、Ｎ４領域３０とＰウェル領域４とによ
り形成されるＰＮ接合近傍にできるだけ直接光が照射さ
れるような構造にしている。 又従来技術ではツェナー
ダイオードのＮ＋領領域、流す電流量によりその大きさ
を決め、不必要に大きくしなかったのに対し、同図（Ｃ
）に示すようにツェナーダイオードの接合容量が極端に
大きくなりＭＯＳゲートを圧ピックアップ部５の電圧（
Ｖρ）の上昇率に大きな影響を与えない程度にＮ＋領域
４゜を大きくし、充分に光電流が得られるような構造に
することも有効である。 第１図に示す本実施例におい
ては、Ｎ１領域の全露出面とこの面の一部を覆う電極面
との割合を、上記２つの方法を同時に用い、且つ所望ツ
ェナー電流値でＡＩの損傷がない程度等のその他の条件
を考慮し、実験的に求めた。 その割合の一例は５０％
程度である。
次に上記構成のゼロクロス型光半導体装置の動作につい
て説明する。 光サイリスタ１のアノード端子Ａとカソ
ード端子にとの開に順電圧■ＡＫを印加すると第２図の
斜線領域で示すように、Ｐベース領域３とＮ−型基板１
との接合Ｊ１、Ｐウェル領域４とＮ−型基板１との接合
Ｊ２、及びＭＯＳゲート電圧ピックアップ部のＰ領域５
とＮ−型基板Ｉとの接合Ｊ３は逆バイアスされ、それぞ
れ空乏層を形成する。 又、ツェナーダイオードのＮ４
領域３０は、Ｐ領域５を介してＰウェル領域４に対し正
電位となるのでツェナーダイオードの接合Ｊ４にも空乏
層が形成される。 ピックアップ部５の電極１６は、接
合Ｊ３の空乏層容量を介してアノード端子Ａに、又接合
Ｊ４の空乏層容量及びＭＯＳＦＥＴのゲート電極６とＮ
４ソース領域９との静電容量等を介してカソード端子Ｋ
に電気的に接合されている。 アノード・カソード端子
間の電圧ＶＡＫがゼロクロス部範囲の低電圧の場合には
、ピックアップ部の電極１６の電圧■、は電圧ＶＡＫに
近い値をとり、電圧Ｖ ＡＫに比例して増加する（ただ
し電圧ＶＡＫが大きくなり、接合Ｊ２及びＪ３の空乏層
が連接するとＶ、は飽和する）。
て説明する。 光サイリスタ１のアノード端子Ａとカソ
ード端子にとの開に順電圧■ＡＫを印加すると第２図の
斜線領域で示すように、Ｐベース領域３とＮ−型基板１
との接合Ｊ１、Ｐウェル領域４とＮ−型基板１との接合
Ｊ２、及びＭＯＳゲート電圧ピックアップ部のＰ領域５
とＮ−型基板Ｉとの接合Ｊ３は逆バイアスされ、それぞ
れ空乏層を形成する。 又、ツェナーダイオードのＮ４
領域３０は、Ｐ領域５を介してＰウェル領域４に対し正
電位となるのでツェナーダイオードの接合Ｊ４にも空乏
層が形成される。 ピックアップ部５の電極１６は、接
合Ｊ３の空乏層容量を介してアノード端子Ａに、又接合
Ｊ４の空乏層容量及びＭＯＳＦＥＴのゲート電極６とＮ
４ソース領域９との静電容量等を介してカソード端子Ｋ
に電気的に接合されている。 アノード・カソード端子
間の電圧ＶＡＫがゼロクロス部範囲の低電圧の場合には
、ピックアップ部の電極１６の電圧■、は電圧ＶＡＫに
近い値をとり、電圧Ｖ ＡＫに比例して増加する（ただ
し電圧ＶＡＫが大きくなり、接合Ｊ２及びＪ３の空乏層
が連接するとＶ、は飽和する）。
次にトリガ光を照射すると、ツェナーダイオードにはＮ
４領域３０からＰウェル領域４に向がう矢印で示す光電
流が流れる。 この光電流はＭＯＳＦＥＴのゲート電極
６とＮ４ソース領域９との静電容量等に蓄積された電荷
をリーク（漏洩）する方向に働き、ＭＯＳＦＥＴのゲー
ト電圧Ｖρの上昇が抑制される。 或いは光照射により
ピックアップ部のｔ極１６とカソード間に等価抵抗が並
列接続され、電圧ｖＡＫをピックアップする割合（Ｖρ
／ Ｖ ＡＫ ）が減少すると考えても差支えない。
４領域３０からＰウェル領域４に向がう矢印で示す光電
流が流れる。 この光電流はＭＯＳＦＥＴのゲート電極
６とＮ４ソース領域９との静電容量等に蓄積された電荷
をリーク（漏洩）する方向に働き、ＭＯＳＦＥＴのゲー
ト電圧Ｖρの上昇が抑制される。 或いは光照射により
ピックアップ部のｔ極１６とカソード間に等価抵抗が並
列接続され、電圧ｖＡＫをピックアップする割合（Ｖρ
／ Ｖ ＡＫ ）が減少すると考えても差支えない。
従って、ＭＯＳＦＥＴのゲート電圧がしきい値電圧Ｖｔ
ｈに達したときのアノード・カソード間電圧■ＡＫ即ち
■、は、光照射された時の方が光照射のない場合に比べ
大きくなる。 これによりトリガ光照射のない場合に重
要となる（ ｄＶ／ｄｔ）耐量を変化させずに、トリガ
光を照射した場合に重要となる（ ｄＶ／ｄｔ） Ｏ
ｎ特性を向上することができる。
ｈに達したときのアノード・カソード間電圧■ＡＫ即ち
■、は、光照射された時の方が光照射のない場合に比べ
大きくなる。 これによりトリガ光照射のない場合に重
要となる（ ｄＶ／ｄｔ）耐量を変化させずに、トリガ
光を照射した場合に重要となる（ ｄＶ／ｄｔ） Ｏ
ｎ特性を向上することができる。
ツェナーダイオードの接合に光が照射されるようにした
第１図に示す半導体装置について、■ッの微分波形から
（ｄＶ／ｄｔ） ｏｎ特性を測定しなところ、従来の
装置に比べ約１０％向上している結果が得られた。
第１図に示す半導体装置について、■ッの微分波形から
（ｄＶ／ｄｔ） ｏｎ特性を測定しなところ、従来の
装置に比べ約１０％向上している結果が得られた。
この効果を大きくするなめには、ツェナーダイオードの
接合Ｊ４の面積をできるたり大きくすると共に接合Ｊ４
において空乏層が延びやすく設計することが必要である
。 この場合、ツェナーダイオードの容量が変化し、そ
の結果ピックアップ部の接合Ｊ３の容量、ＭＯＳＦＥＴ
のゲート電極の容量、及びツェナーダイオードの容量に
よる容量分割が変化し、前記ピックアップ部の電圧ｖｐ
のアノード・カソード間電圧Ｖ ＡＫに対する割合■ｐ
／ｖアが変化する場合がある。 しかしそれはピックア
ップ部及びＭＯＳＦＥＴのゲート電極のそれぞれの容量
を調整することにより、その変化を最小限に抑えること
は充分可能である。
接合Ｊ４の面積をできるたり大きくすると共に接合Ｊ４
において空乏層が延びやすく設計することが必要である
。 この場合、ツェナーダイオードの容量が変化し、そ
の結果ピックアップ部の接合Ｊ３の容量、ＭＯＳＦＥＴ
のゲート電極の容量、及びツェナーダイオードの容量に
よる容量分割が変化し、前記ピックアップ部の電圧ｖｐ
のアノード・カソード間電圧Ｖ ＡＫに対する割合■ｐ
／ｖアが変化する場合がある。 しかしそれはピックア
ップ部及びＭＯＳＦＥＴのゲート電極のそれぞれの容量
を調整することにより、その変化を最小限に抑えること
は充分可能である。
第４図は、ラテラル光トライアックに本発明のゼロクロ
ス回路を付加した第２実施例の模式的断面図である。
同図において光トライアック５１は、ＰＮＰＮＩ造を有
する光サイリスタを２つ左右はぼ対称に、一部重ねて逆
並列に配設したものより成る。 Ｎ−基板５１に形成さ
れるＰベース領域５３、Ｐベース領域５３内に選択的に
形成されるＮエミッタ領域５７、Ｎ−ベース領域５１及
びＰエミッタ領域５２により一方のＰＮＰＮ構造は形成
される。 Ｎエミッタ領域５７は第１主電ｆ！６１とオ
ーム接触をする。 Ｐウェル領域５４にはゲート感度を
制御するＭＯ８ＦＥＴ６８とそのゲート絶縁膜保護のた
めツェナーダイオード６９が設けられる。 又Ｍ ＯＳ
Ｆ Ｅ Ｔのゲート電圧を供給するため、ＭＯＳゲー
ト電圧ピックアップ部のＰ領域５５が投けられる。 Ｍ
ＯＳ Ｆ Ｅ ＴのＮ”ソース領域５９はソース電極
６４及び第１主電極６１を介してＮエミツタ層５７と接
続される。 又ＭＯＳ Ｆ ＥＴのＮ４ドレイン領域５
８はドレイン電極６３及び光トライアックのゲート電極
６２を介してＰベース領域５３と接続される。
ス回路を付加した第２実施例の模式的断面図である。
同図において光トライアック５１は、ＰＮＰＮＩ造を有
する光サイリスタを２つ左右はぼ対称に、一部重ねて逆
並列に配設したものより成る。 Ｎ−基板５１に形成さ
れるＰベース領域５３、Ｐベース領域５３内に選択的に
形成されるＮエミッタ領域５７、Ｎ−ベース領域５１及
びＰエミッタ領域５２により一方のＰＮＰＮ構造は形成
される。 Ｎエミッタ領域５７は第１主電ｆ！６１とオ
ーム接触をする。 Ｐウェル領域５４にはゲート感度を
制御するＭＯ８ＦＥＴ６８とそのゲート絶縁膜保護のた
めツェナーダイオード６９が設けられる。 又Ｍ ＯＳ
Ｆ Ｅ Ｔのゲート電圧を供給するため、ＭＯＳゲー
ト電圧ピックアップ部のＰ領域５５が投けられる。 Ｍ
ＯＳ Ｆ Ｅ ＴのＮ”ソース領域５９はソース電極
６４及び第１主電極６１を介してＮエミツタ層５７と接
続される。 又ＭＯＳ Ｆ ＥＴのＮ４ドレイン領域５
８はドレイン電極６３及び光トライアックのゲート電極
６２を介してＰベース領域５３と接続される。
本発明の特徴は、ツェナーダイオードの電極６５の電極
面を小さくして、Ｎ４領域６０の基板に露出する全面を
完全に覆わない構造としたことである。 他方の側の光
サイリスタに対しても同様に本発明のゼロクロス回路を
付加する。 上記構成の光トライアックｉ↓のゼロクロ
ス回路の作用及び効果は、第１実施例と同様で説明を省
略する。
面を小さくして、Ｎ４領域６０の基板に露出する全面を
完全に覆わない構造としたことである。 他方の側の光
サイリスタに対しても同様に本発明のゼロクロス回路を
付加する。 上記構成の光トライアックｉ↓のゼロクロ
ス回路の作用及び効果は、第１実施例と同様で説明を省
略する。
なお上記実施例ではＰウェル領域にＭＯＳＦＥＴを設け
たが、光サイリスタのゲートベース領域の延在領域にツ
ェナーダイオードと共に形成しても差支えない。 又Ｍ
Ｏ３ＦＥＴのソース領域と光サイリスタのカソードエミ
ッタ領域と、或いはＭＯＳＦＥＴのドレイン領域と光サ
イリスタのゲートベース領域との電気的接続はＡＩ等の
配線部材を使用する場合に限定されるものでない、 例
えば光サイリスタのカソードエミッタ領域の延在領域を
ＭＯＳＦＥＴのソース領域としても差支えない。
たが、光サイリスタのゲートベース領域の延在領域にツ
ェナーダイオードと共に形成しても差支えない。 又Ｍ
Ｏ３ＦＥＴのソース領域と光サイリスタのカソードエミ
ッタ領域と、或いはＭＯＳＦＥＴのドレイン領域と光サ
イリスタのゲートベース領域との電気的接続はＡＩ等の
配線部材を使用する場合に限定されるものでない、 例
えば光サイリスタのカソードエミッタ領域の延在領域を
ＭＯＳＦＥＴのソース領域としても差支えない。
又本実施例では、ＭＯＳＦＥＴのゲート電圧を供給する
ため、同一半導体基板内にＭＯＳゲー１へ電圧ピックア
ップ部を形成したが、これに限定されない、 例えば静
電容量等からなる電圧分割回路を別に設けても差支えな
い。
ため、同一半導体基板内にＭＯＳゲー１へ電圧ピックア
ップ部を形成したが、これに限定されない、 例えば静
電容量等からなる電圧分割回路を別に設けても差支えな
い。
［発明の効果］
これまで述べたように本発明のゼロクロス回路を有する
光サイリスタでは、ツェナーダイオードの構造の比較的
小規模な変更により、トリ力先照射時に重要な（ｄＶ／
ｄｔ） ｏｎ特性を、（ｄＶ／ｄｔ）耐量に影響を与
えることなく向上することかでき、その効果は極めて大
きい。
光サイリスタでは、ツェナーダイオードの構造の比較的
小規模な変更により、トリ力先照射時に重要な（ｄＶ／
ｄｔ） ｏｎ特性を、（ｄＶ／ｄｔ）耐量に影響を与
えることなく向上することかでき、その効果は極めて大
きい。
第１図は本発明の半導体装置の第１実施例の断面図、第
２図は第１図の半導体装置の作用を説明するための断面
図、第３図はツェナーダイオードの電極とＮ′″領域と
の部分拡大平面図及び断面図で、同図（ａ）は従来例、
同図（ｂ）及び（ｃ）は本発明の実施例、第４図は本発
明の半導体装置の第２実施例の断面図、第５図は従来の
半導体装置の断面図、第６図は従来又は本発明の半導体
装置の等価回路図である。 １・・・半導体基板（Ｎ−型基板）、 １・・・光サイ
リスク、 ３・・・−導電型ゲートベース領域（Ｐベー
ス領域）、４・・・−導電型ウェル領ｊｒＡ（Ｐウェル
頭載）、 ５・・・＜ＭＯＳゲート電圧ピックアップ部
）、 ６・・・（ＭＯＳＦＥＴのゲート電極）、７・・
・反対導電型エミッタ領域（Ｎ＋エミッタ領域）８・・
・反対導電型トレイン領域（Ｎ” ドレイン領域）、
９・・・反対導電型ソース領域（Ｎ”ソース領域）、
１０．３０．４０・・・ツェナーダイオードの反対導電
型領域、 １１・・・主電極（カソード電極）、
１５．３５・・・（ツェナーダイオードの電極）、 １
溢・・・ＭＯ３型電界効果トランジスタ（ＭＯＳＦＥＴ
＞、 １つ・・・ツェナーダイオード。 （注） 括弧内は［３、発明の詳細な説明］で多用され
る名称である。 第 図 第 図 （ａ） ／１５ 第 図 第 図 第 図
２図は第１図の半導体装置の作用を説明するための断面
図、第３図はツェナーダイオードの電極とＮ′″領域と
の部分拡大平面図及び断面図で、同図（ａ）は従来例、
同図（ｂ）及び（ｃ）は本発明の実施例、第４図は本発
明の半導体装置の第２実施例の断面図、第５図は従来の
半導体装置の断面図、第６図は従来又は本発明の半導体
装置の等価回路図である。 １・・・半導体基板（Ｎ−型基板）、 １・・・光サイ
リスク、 ３・・・−導電型ゲートベース領域（Ｐベー
ス領域）、４・・・−導電型ウェル領ｊｒＡ（Ｐウェル
頭載）、 ５・・・＜ＭＯＳゲート電圧ピックアップ部
）、 ６・・・（ＭＯＳＦＥＴのゲート電極）、７・・
・反対導電型エミッタ領域（Ｎ＋エミッタ領域）８・・
・反対導電型トレイン領域（Ｎ” ドレイン領域）、
９・・・反対導電型ソース領域（Ｎ”ソース領域）、
１０．３０．４０・・・ツェナーダイオードの反対導電
型領域、 １１・・・主電極（カソード電極）、
１５．３５・・・（ツェナーダイオードの電極）、 １
溢・・・ＭＯ３型電界効果トランジスタ（ＭＯＳＦＥＴ
＞、 １つ・・・ツェナーダイオード。 （注） 括弧内は［３、発明の詳細な説明］で多用され
る名称である。 第 図 第 図 （ａ） ／１５ 第 図 第 図 第 図
Claims (1)
- １、半導体基板の一方の主面から形成される一導電型ゲ
ートベース領域と、このゲートベース領域内に選択的に
形成されると共に主電極とオーム接触する反対導電型エ
ミッタ領域とを有する光サイリスタと、前記基板主面か
ら選択的に形成される一導電型ウェル領域又は前記光サ
イリスタの一導電型ゲートベース領域に設けられるＭＯ
Ｓ型電界効果トランジスタ及びツェナーダイオードとを
有し、前記ＭＯＳ型電界効果トランジスタの反対導電型
ソース領域と前記光サイリスタの反対導電型エミッタ領
域と、又前記ＭＯＳ型電界効果トランジスタの反対導電
型ドレイン領域と前記光サイリスタの一導電型ゲートベ
ース領域とはそれぞれ互いに電気的に接続され、前記ツ
ェナーダイオードの反対導電型領域の前記基板主面に露
出する面は、この面とオーム接触をする電極面により前
記全露出面が覆われていないことを特徴とする半導体装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280931A JPH02126677A (ja) | 1988-11-07 | 1988-11-07 | 半導体装置 |
| US07/536,563 US5138415A (en) | 1988-11-07 | 1989-11-07 | Photo-semiconductor device with a zero-cross function |
| PCT/JP1989/001139 WO1990005383A1 (fr) | 1988-11-07 | 1989-11-07 | Dispositif optique a semi-conducteurs possedant une fonction de passage par zero |
| DE68923789T DE68923789T2 (de) | 1988-11-07 | 1989-11-07 | Optische halbleitervorrichtung mit einer nulldurchgangsfunktion. |
| EP89912137A EP0400153B1 (en) | 1988-11-07 | 1989-11-07 | Optical semiconductor device having a zero-crossing function |
| KR1019890016101A KR920010314B1 (ko) | 1988-11-07 | 1989-11-07 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280931A JPH02126677A (ja) | 1988-11-07 | 1988-11-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02126677A true JPH02126677A (ja) | 1990-05-15 |
| JPH055382B2 JPH055382B2 (ja) | 1993-01-22 |
Family
ID=17631925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63280931A Granted JPH02126677A (ja) | 1988-11-07 | 1988-11-07 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5138415A (ja) |
| EP (1) | EP0400153B1 (ja) |
| JP (1) | JPH02126677A (ja) |
| KR (1) | KR920010314B1 (ja) |
| DE (1) | DE68923789T2 (ja) |
| WO (1) | WO1990005383A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3111576B2 (ja) * | 1992-01-06 | 2000-11-27 | 富士電機株式会社 | 半導体装置 |
| US6166768A (en) * | 1994-01-28 | 2000-12-26 | California Institute Of Technology | Active pixel sensor array with simple floating gate pixels |
| FR2734429B1 (fr) * | 1995-05-19 | 1997-08-01 | Sgs Thomson Microelectronics | Module interrupteur et d'alimentation-application au demarrage d'un tube fluorescent |
| JP3495847B2 (ja) * | 1995-09-11 | 2004-02-09 | シャープ株式会社 | サイリスタを備える半導体集積回路 |
| US5686857A (en) * | 1996-02-06 | 1997-11-11 | Motorola, Inc. | Zero-crossing triac and method |
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