JPH04196359A - 複合半導体装置及びそれを使つた電力変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、Ｎ４０８ゲートでオン・オフでき、かつ飽和
特性を有する複合半導体装置及びそれを使った電力変換
装置に関する。

［従来の技術］ 従来、ＭＯＳゲートでサイリスタを制御し、ＭＯＳＦＥ
Ｔの飽和特性によりサイリスタの電流を制御する半導体
装置については、アイ・イー・イー・イー、エレクトロ
ン　デバイス　レタース（１９９０年２Ｊ］）第１１巻
、第２号、第７５頁から第７７頁　　（ＩＥＥＥ、　　
ＥＩｅｃｔ、ｒｏｎ　　Ｄｅｖｉｃｅ　　Ｌｅｔｔｅｒ
ｓ、Ｖｏｌ、Ｉｌ、　へ１ｏ２゜（Ｆｅｂｒｕａｒｙ　
１９９０）　Ｖｏｌ、ＩＩ、へａ２．　ｐｐ、　７５〜
７７　）においで論じられている。第９図はこの論文の
Ｆｉｇ、］　に記載されている複合半導体装置を示す。

図において１０は一対の主表面１００，１０１を有する
半導体基体で、上表［ｎ１間にｐ土層］１、その上にｎ
−層１２、その中に表面を露出して９層１３及びｎ１＋
層１３０か形成されている。主表面１０１には絶縁膜３
１とゲート電極３２からなる絶縁ゲート、３００が形成
され、この絶縁ゲート３００下に達するように０１十層
１５、ｎ、十層１６が主表面１０１から９１層１３１内
に延びてそれぞれ独立に形成されている。キャリア濃度
の高いｐ１＋層］３０がｎ２十層１６下に形成され、ｐ
層の抵抗ｒが小さくしている。このｎ１＋層１３０とｎ
、十層１６はカソード電極２２で短絡されている。

主表面１００にはアノード電極２１がオーミックコンタ
クトしている。この複合半導体装置は、ｐ土層１１・ｎ
−層１２・９層１３で構成されるｐｎｐｈランジスタリ
ス−層１２・９層１３・ｎ１＋層１５で構成されるｎｐ
ｎトランジスタとからなるサイリスタが内蔵している。

また、絶縁ゲート３００とｎ１＋層１５−ｐ層１３　・
ｎ、十層１６からなるｎチャネルＭＯＳＦＥＴを有して
いる。更に、寄生素子として、ｎ、十層１６・ｐ、＋１
３０−ｎ−層〕２・ｐ子基板１１からなる寄生サイリス
タを含んでいる。第１０図は、第９図の複合半導体装置
の等価回路を示す。以下、第９図及び第１０図を使って
動作原理を述べる。ます、複合半導体装置をターンオン
させるには、カソード端子Ｋに負の電位、アノード端子
Ａに正の電位を加える。また、ゲート端子Ｇには、カソ
ード端子により正の電位を印加し、これにより絶縁ゲー
ト下の９層１３の表面に反転層を形成し、ｎ、十層１５
とｌ−１，＋層を短絡する。

このような状態のもとてさらに９層１３にベース電流（
ホール電流■）をカソード端子Ｋがら流す。このホール
電流によって、９層１３の抵抗及びｎ１＋層１３０の両
端に電位差が生じる。この電位差が９層１３とｎ１＋層
〕５の拡散電位（シリコンでは室温で約０．７Ｖ）を超
えると、ｎ１＋層１５からｐ層〕３へ電子○か注入する
。二の電子○がＹｌ−層１２を通過し、ｐ土層１１に流
れ込むと、ｐ４層１１より多量のホール■が１１−層］
２へ注入する。このホール電流かｐ層］３に到達し、カ
ソード電極２２へ流れるとさらにｎ１＋層１５より電子
○が注入し、ｎ、十層１５・ｐ層］３・ｎ−層１２・ｐ
土層１１からなるサイリスタが点弧（うッチアップ）し
、複合半導体装置はオン状態となる。

次に、オフ状態にするには、ゲート端子Ｇの電位を取り
除けばよい。例えば、ゲート端子Ｇとカソード端子Ｋを
短絡すると、絶縁ゲート下の９層１３表面の反転層が消
滅し、ｎ１十層］５からｐ層〕３へ注入する電子○の供
給が遮断される結果、ｐ十層１〕からのホール■の注入
もなくなり、複合半導体装置はオフ状態に至る。

このような複合半導体装置の特長は、サイリスタ動作を
用いることにより、高抵抗のｎ−層１２に多量の電子○
及びホール■を注入して、核層を低抵抗化し、複合半導
体装置内部に生じる導通時の抵抗損失を格段に小さくで
きることである。しかも、（ターンオン時に９層１３に
ホール電流を流すゲート構造については上記論文では詳
細に記述していないか）絶縁ゲート３００への電位の印
加・除去によって容易にオン・オフすることかでき、従
来の例えばゲート・ターンオフ（ＧＴ○）・サイリスタ
のようにゲートによって多量の電流を流し込んだり、引
き出す必要がなく、ゲート回路が棲めて簡略化されてい
るという特長がある。

さらに、絶縁ゲート３００とｎ１＋層１５・９層＋３（
ｐ、中層１３０）・ｎ、＋層１６からなるＭＯＳＦＥＴ
の飽和する出力特性（飽和特性という）を利用して、ｎ
１＋層１５から注入する電子○を制限することができ、
複合半導体装置はサイリスタ動作をするにもかかわらす
、飽和特性による限流作用をもたせることができる。パ
ワー半導体装置では通常第９図の構造を１つのセルとし
て、これを数百〜数万個集積化し、並列動作させる。こ
の時、限流作用の各セルがもっていると１つのセルに電
流か集中することなく、均一に各セルが電流を分担する
ため、電流集中によるパワー半導体装置の破壊を防止で
きる。この複合半導体装置はサイリスタ動作であるにも
かかわらす、限流作用をもっているので、オン状態にお
いて電流集中のない均一な電流の流れを実現でき、また
ターンオフ時も各セルの電流を均一に減することかでき
、大きな電流の遮断も容易である。

［発明が解決しようとする課題］ しかし、上記の複合半導体装置は、ｎ１＋層１０１から
電子○が注入しにくく、点弧しすらいという問題がある
。即ち、ｎ１＋層１５は絶縁ゲート３００の反転層及び
ｎ２＋層１６を介してカソード電極２２に短絡されてい
るが、この反転層の抵抗がシート抵抗が数にΩと大きく
、この抵抗が０１十層】５から注入する電子○の電流供
給を阻害する。

つまり、９層１３とｎ１＋層１５の間の電位差が拡散電
位以上に達し、ｎ１＋層１５から電子○が注入しようと
すると、この電子電流と反転層の抵抗によって０１十層
１５がｎつ中層】６より電位が高くなる。その結果ｎ１
＋層１５と９層１３との電位差が小さくなり、ｎ、中層
からの電子Ｏの注入が抑制され、点弧しずらくなる。こ
れを防ぐために９層１３の抵抗Ｒを大きくする方法があ
るが、Ｒを大きくするために９層１３のキャリア濃度を
低くかつ薄くすると、９層１３に伸びた空乏層がｎ十層
１５に達し、パンスルーし、耐圧が劣化するという問題
が新たに生じる。そこで０１十層１５をカソード電極２
２から遠ざかる方向に延ばしてＲを大きくすることか考
えられる。この場合には、もう１つの問題か生じる。即
ち、寄生サイリスタとして存在する。ロ、中層１６　・
ｐ、十層１３０−ｎ−層１２・ｐ十層１１がラッチアッ
プしやすいという問題である。９層１３には、ｐ十層１
１から到達したホール■とｎ１＋層１５から注入した電
子○の中性条件を満足すべく発生したホール■が上述の
理由よりｐ十層１１は広いことから極めて多量に存在し
、これか全てｎ１＋層１３０を通ってカソード電極２２
へ流れ込む。この時ｐ１＋層１３０は高いキャリア濃度
によって低抵抗ｒになっているか、流れ込むホール電流
が太きいため、抵抗ｒの両端に大きい電位差が生じる。

二の電位差がｐ１＋層＋３０と０２十層１６の拡散電位
以」二になると、寄生サイリスタかラッチアップしてし
まう。この寄生サイリスタが一旦ラッチアップすると、
もはや絶縁ゲート３００で複合半導体装置をターンオフ
することができず、電流は流れ続け、最後にはその電流
と導通損失で生じるジュール熱により装置は破壊してし
まう。

このように、従来の複合半導体装置では、反転層の大き
な抵抗及び寄生サイリスタの動作について配慮されてお
らず、点弧が起こりにくい、また破壊しやすいという問
題があった。

本発明の目的は、点弧しやすく、寄生サイリスタが動作
しにくく、絶縁ゲートでオン・オフし、限流作用を有す
る改良された複合半導体装置を提供することにある。

他の目的は複合半導体装置を使った電力変換装置を提供
することにある。

［課題を解決するための手段］ 上記目的を達成する本発明複合半導体装置の特徴とする
ところは、サイリスタ領域の中間ｐ層と、サイリスタ領
域の中間のｒ）層に形成されＭＯＳＦＥＴ領域のｐ型の
ウェル層とをサイリスタ領域の中間の０層で分離し、サ
イリスタ領域の外側のｐ層に一方の主電極をオーミック
コンタクトし、ＭＯＳＦＥＴ領域のソース層及びウェル
層に他方の主電極をオーミックコンタクトし、サイリス
タ領域の外側の０層とＭＯＳＦＥＴ領域のドレイン層と
を電気的に接続し、ＭＯＳＦＥＴ領域のソース層とドレ
イン層との間に位置するウェル層上に第１の絶縁ゲート
電極を設け、サイリスタ領域の中間のｐ層表面上に第２
の絶縁ゲート電極を設け、第１及び第２の絶縁ゲート電
極を電気的に接続した点にある。

上記目的を達成する本発明電力変換装置の特徴とすると
ころは、インバータまたはコンバータを構成するスイッ
チング素子として、本発明複合半導体装置を使用した点
にある。

［作用］ かかる構成の複合半導体装置はサイリスタ領域の中間の
ｐ層とＭＯＳＦＥＴ領域のｐ型のウェル層をサイリスタ
領域の中間の０層で分離することにより、サイリスタ領
域の中間のｐ層中のホール電流がサイリスタ領域の外側
のｎ中層へ流れ込むようになって外側のｎ中層から電子
の注入かスムーズに起こるので、点弧しやすくなる。ま
た、サイリスタ領域のホール電流の大部分が第２の主電
極へ直接流れ込み、寄生サイリスタ領域を通るホール電
流が僅かとなり寄生サイリスタがラッチアップによる誤
動作することがなくなる。更に、第１及び第２の主型間
の流れる電流は、大部分がサイリスタ領域及びＭＯＳＦ
ＥＴ領域の直列回路を通って流れることから、限流作用
を有する装置を得ることができる。

更にまた、かかる構成の電力変換装置によればスイッチ
ング素子として限流作用を有する本発明複合半導体装置
を使用するため、スイッチング素子を通電容量に応じて
直接並列接続が可能となり大容量化か極めて容易となる
。

［実施例］ 以下、本発明の一実施例を第１図により説明する。第２
図は第１図の等価回路である。第９図と異なる点は、第
９図の９層１３をｒ）−層１２によりｐｌ　層（ＭＯＳ
ＦＥＴのウェル層）１３１と９６層（サイリスタの中間
層）１４に分割し、それぞれにｎ１＋層１５０．ｎ、＋
層１７を設けた点、及びｎ３＋層１７・９２層１４・ｎ
−層１２にまたがる絶縁ゲートＧ２（絶縁膜３３、ゲー
ト電極３４）３０１からなるＭＯＳＦＥＴを有する点に
ある。次に本発明の複合半導体装置の動作原理を説明す
る。まず、この複合半導体装置をオンさせるには、カソ
ード電極２２に負の電位、アノード電極２１を正の電位
を加えた状態で、絶縁ゲートＧ、３００及び絶縁ゲート
Ｇ、３０１にカソード電極２２より正の電位を印加する
。そうすると、絶縁ゲートＧ、３００下のｐｌ　層１３
１表面及び絶縁ゲートＧ、３０］下の９２層１４表面に
反転層（チャネル）が形成され、丁〕−層１２はカソー
ド電極２２と短絡される。その結果カソード電極２２か
ら電子○かｎ−層１２へ流れ、ｐ十層〕１がらホール■
の注入を促す。ホール■の大部分は９２層１４へ到達し
、９２層１４の電位を正の電位へ持ち上げ、ｎ、十層１
７から電子Ｏの注入を引き起こす。

その結果、高抵抗のｎ−層１２がホール■及び電子Ｏに
よって伝導度変調され、大電流が流れ始める。一方、オ
フ状態にするには、絶縁ゲートＧ。

３００及びＧ、３０］の電位を取り除き、ｐｌ　層１３
１、ｐ、層１４に反転層を消滅させれば良い。

絶縁ゲートＧ、３００により、ｎ、＋層１７からの電子
○の注入は遮断され、絶縁ゲートＧ、３０１により反転
層を通ってｎ−層１２へ流れ込む電子○も流れなくなる
。その結果、ｐ＋層１１からのホール■の注入もなくな
り、複合半導体装置はオフ状態に至る。本実施例によれ
ば、９７層１４に到達したホール■が、９２層１４と９
１層１３１の間にｎ−層１２が介在しているため、９１
層１３］へ直接流れにくく、従ってｐ十層１１からのホ
ール＋か■分ｎ３＋層１７へ注入し、丁）３十層を促す
。

しかも９２層１４をｐｌ　層１３１から完全に分画して
形成すれば、９２層１４がカソード電極２２の電位に固
定される二となく、ｐ、Ｍ１４をアノード電極２１の電
位により正の電位へ持ち上げることができる。その結果
、９２層１４・ｎ、＋層１７か順バイアスされ、ｎ５＋
層１７から電子○の注入が起こりやすくなり、複合半導
体装置が容易に点弧しやすくなる。また、絶縁ゲートＧ
、３０１を設けることにより、絶縁ゲートＧ、　３００
と同じ正の電位を加える二とにより、絶縁ゲートＧ。

３００及びＧ、３０］を同時にオン状態にできる、よっ
てＧ１　　と６２　を同じ絶縁ゲートで形成することも
可能である。

第３図は、本発明の変形例を示す。第１図と異なる点は
、カソード電極２２かｎ２＋層２２と９１層１３１を短
絡した領域を、ｎ、土層１５０より、丁１３＋層］　７
−　ｐ２　層１４　・ｎ−層１．２　・ｐ十層１１のサ
イリスタ領域側に設けた点及びカソード電極２２がｎ１
＋層１３１と接触する領域を、カソード電極２２がｎ２
＋層１６と接触する領域よりサイリスタ領域側に設けた
点にある、これにより、第１図、第２図で、抵抗ｒによ
って存在していた寄生サイリスタを除外することかでき
る。つまり、Ｉ）＋ＲＩ］から流れてきたホール■の一
部がＦ）１層１３］へ流れ込んでも、抵抗ｒを通過する
ことなく、直接カッ−１り゛電極２２へ吸収されるから
である。従って、第３図の等価回路は第４図のように寄
生サイリスタのないものとなる。さらに、ｎ１十層＋５
０をサイリスタ領域から遠ざけることにより、ｒｌ、土
層１５０−ｐ、　　層１．３　］　・ｎ−層１２・ｐ十
層１１からなる寄生サイリスクの動作を防ぐことができ
るという効果もある。

第５図は、本発明の別の変形例である。第１図及び第３
図と異なる点は、絶縁ゲートＧ’、３０１がｎ３＋層１
７・９２層１４・ｎ−層１またはでなく、ｐｌ　層１３
１へまたかっている点、及び絶縁ゲー＋−Ｇ、３０１を
ｐｌ　層１３］側に設けた点にある。これにより、オフ
状態において、電位が不定であった９２層１４を、絶縁
ゲートＧ、３０１にカソード電極２２に対して負の電位
を加える二とにより、絶縁ゲートＧ、３０１下のｎ−層
１２表面に反転層を形成し、ｐｌ　層１３】とｐ２層］
４を短絡することができる。これにより、サイリスタ領
域の高耐圧化を図ることができる。つまり、オフ状態で
９２層１４の電位が不定であると、アノード電極２１の
影響で９２層１４が正の電位に印加され、９７層１４・
ｎ、土層１７が順バイアス状態となり、ｎ１＋層・ｐｌ
　層１３１が逆バイアス状態になる。一般に、絶縁ゲー
トＧ、を有する横型のＭＯＳＦＥＴ領域は、チャネル抵
抗を小さくするため、ｎ１千層＋５０とｎ７千層を数μ
ｍ以下に近接して作製するため耐圧は低い。従って、サ
イリスク領域のｍｌ・１圧か小さくなり、複合半導体装
置の耐圧も低くなる懸念があった。本実施例により、ｐ
２層］４の電位がｐｌ　層１３〕に固定されているため
、サイリスタ領域の耐圧の低下かなく、複合半導体装置
の高耐圧化を図ることができる。もちろん、ｐｌ　層１
３１と９２層１４を周辺の一部分において、点弧感度に
影響を及ぼさない程度に短絡しても同様の効果かおるこ
とは言うまでもない。さらに、ｎ、土層１７・ｐ７層〕
４・丁１−層〕２のまたかり絶縁ゲートＧ、３０１を含
むｎチャネル間０５ＦＥＴもｐｌ　層１３１側に設ける
ことにより、９７層１４　・ｎ−層＋　２−　ｐ１層］
３１からなるｐチャネルＭＯＳＦＥＴと前記ｎチャネル
ＭＯＳＦＥＴと一体に形成することができるという利点
がある。

第６図は第５図の等価回路を示す。破線で示したｐチャ
ネルＭＯＳＦＥＴが第４図に付加された回路となってい
る。

第７図は、第５図の変形例を示す。第５図と異なる点は
、まず、ｎ２＋層１６下のｐｌ　層】３１の短絡抵抗を
小さくするために、ｐｌ　層１３１より高いキャリア濃
度を有するｐ、１千層１３３を設けた点である。これに
より、ｎ２＋層１６・ｐｌ、＋層１３３（ｐ、層］３１
）・ｎ−層］２・ｐ十層１１からなる寄生サイリスタの
ラッチアップによる誤動作をさらに確実に防止できる。

また、ｐ十層１１から注入したホール■でｐｌ　層１３
１に直接到達する成分を低抵抗通路を介してカソード電
極２２へ導くことができる。一方、この変形例では、ｎ
、＋層１５０下の９１層１３１に、ｐｌ　層１３１より
キャリア濃度の高いｐｌ、十層１３２を設けることによ
り、ｎ１＋層＋５０−ｐ、、十層１３２（ｐ、層１３　
］）・］ｎ−層１２−ｐ十層］からなる寄生サイリスタ
のラッチアップも防止できる。もちろん、ｐｌ、十層］
３３とｐ７２＋層１３２を一体で形成することも可能で
あるが、その場合、絶縁ゲート３００下のｐｌ　層１３
１の表面キャリア濃度は反転層か形成されるように例え
ば１０″〜１ｏ”ｓｃｍ＋程度に制御する必要かある。

そうすれば、ｐ、２＋層１３２とｐ、、＋ｌ：３：３は
、絶縁ゲートＧ、３００下で連続していても良く、さら
に寄生サイリスタによるラッチアップ誤動作を防止でき
る。さらに、本変形例では、寄生サイリスタか存在する
０１千層］５０及びｎ、十層１６下のｐ十層１１とＤ−
層］２の間に、ｐ十層］１からのホール■の注入を抑制
するｎ十層１２０を設けた点にある。これにより寄生サ
イリスタ領域へのホール■の注入を遮断でき、寄生効果
のない動作か可能となる。

その他、ｐ十層］１とｎ−層１２の間にｎバッファ層（
記載せず）を設け、空乏層のパンチスルー及びｎ−層】
２の薄膜化を図るなとの従来技術の延長の変形例も考え
られるのは言うまでもない。

さらに、絶縁ゲートＧ、　　、　Ｇ、　　をマスクとし
て、ｎ１＋層１５０　＋　　ｐ＋ｙ＋層１３２．ｎ、十
層１６゜ｐｌ、十層＋３３．ｐ、　　層１３１、ｎ３＋
層１７゜９７層１４をセルファラインで形成すれば、Ｍ
ＯＳゲートのしきい値電圧及び構造を再現よく形成でき
る。

第８図は、第７図の一平面図を示す。上部に半導体層表
面１０１を示す。下部はと、表面１０１上に形成された
絶縁膜や電極が重った状態を示している。ｎ１＋層１５
０．ｐｌ　層１３］、ｎ、十層］　６．　ｐ、、＋　１
３３．　ｎ−層１２．ｐ、層〕４゜ｎ、＋層１７は半導
体基体の表面］０１に露出した状態を示す。その上に、
絶縁ゲート３００，３０１が、絶縁膜として約０．１μ
ｍのＳ　ｉ　Ｏ，、ゲート電極として約０．４μｍのポ
リシコンが形成されている。両者はポリシリコンで結像
されている。

その上に絶縁膜５１例えばＳ１０．やＳｉＮやＰＳＧな
とが１μｍ程度堆積され、ｎ１＋層１５０、ｎ、十層１
６．ｐ、、十層ｊ３；３、ｎ３＋層が露出するように除
去されている。さらに、二の絶縁膜５１の上に電極２２
，２３．２４が形成されており、電極２３．２４は短絡
されている。電極上にさらに絶縁膜５２が形成され、一
部除去された部分よリカソード電極２２０が取り吊され
ている。

このように、本発明の各層は細長いストライプ状の平面
構造をしているか、第７図のｘ−ｘ’　。

Ｙ　−Ｙ　’　を中心として円形構造に形成することも
可能である。

パワー半導体装置では第８図に示すような複合半導体装
置のセルを多数個集積化することにより、大電流を取り
出す。例えば第８図では、ｘ　−ｘ、　’又はＹ−Ｙ’
　を線対称とした単位セルを数十〜数万個以上集積化す
る。

第１１図は、さらに第８図の平面構造を集積化した場合
の半導体装置の周辺構造を示す。主表面１０１に露出し
た半導体領域のパターン例を示す。

Ｘ−Ｙ平面パターンか繰り返えされており、集積化され
た単位セルの周辺に９層１８が形成されている。ｐ層］
８の周辺側にはｎ−層】２が露出し、最も周辺にはｎ十
層〕９か形成されている。９層１８は、カソード電極に
短絡され、ｎ−層１２上に設けられたフールドブレート
等のターミネーション構造により、高電圧を阻止する構
造となっている。又、ｎ中層１９は、空乏層の伸びを止
めるチャネルストッパの役目をはたす。また、９層１８
は、ｐｌ　層１３１、Ｉ）、、＋１３３、ｐ、１４、を
周辺領域で短絡しており、カソード電位に各層を安定さ
せ、電圧の急峻な変化ｄ　ｖ　／　ｄ　を等による誤点
弧を防止できる。

第１２図は、第７図のアノード側にｎ−層１２をアノー
ド電極２１に直接短絡する０層１２１、ｎ十層１２２を
設けた本発明の変形例である。

ｐ＋十層１をｎ、＋層１７の直下領域に設けることによ
り、寄生サイリスタが存在するｎ、＋層１５０、ｎ、土
層１６下にホール■が到達しにくくなり、確実に寄生サ
イリスタのラッチアップを防止することができる。さら
に、ｐ十層１１からのホール■の注入で生じた過剰キャ
リアを、ターシオフ時にｎＮ１２１、ｎ十層１２２を介
して、スムーズに引き出すことができるので、ターンオ
フ時間の短縮も可能となる。ｎ層］２１は、ｎ−層］２
を伸びる空乏層のストッパーとなり、ｎ−層の薄膜化が
可能となり、オン電圧を低減できる。

以上説明したように、本発明による複合半導体装置は、
絶縁ゲートで電流をオン、オフできるから誤動作をしな
いことから、電力変換装置の高性能化が達成できる。第
１３図は本発明複合半導体装置をスイッチング素子とし
て使用した電動機制御用インバータ装置の一例を示した
ものである。

図は３相誘導電動機ＩＭを制御する３相インバータ装置
を示しており、その基本回路は直流端子’「、、Ｔ、間
に２個のスイッチング素子の直列回路を３個並列接続し
、各直列回路の中点から交流端子Ｔ、　、　’ｒ４．　
Ｔ、　　を引出した構成となっている。各スイッチング
素子ｓＷ、、ｓｗ、、ｓ〜〜３゜ｓｗ、、ｓｗ、、ｓｗ
、　には、それぞれフライホイールタイオードＦＤ及び
スナバタイオードＳＤ、スナバｊ氏抗ＳＲ、スナバコン
デンサＳＣ力＼らなるスナバ回路Ｓか並列接続されてい
る。スイッチング素子−とじて本発明複合半導体装置を
使用しており、スイッチング素子のオン、７ｊフ回路が
簡略化され、かつ信頼性の高いインバータ装置を実現で
きる。

［発明の効果］ 本発明によれば、限流作用をもち、ＭＯＳゲートでオン
・オフできるサイリスタにおいて、サイリスクのｐ層の
電位を容易に高めることができるので、サイリスタが容
易に点弧てきる。また、ｐ土層から注入したホール電流
を寄生サイリスタを通過させずにカソード電極へ導くこ
とができるので、寄生サイリスタのラッチアップによる
誤動作がないという効果がある。さらに、ｐチャネルＭ
ＯＳＦＥＴによって、限流作用をもたせるｎチャネルＭ
ＯＳＦＥＴのｐ層とサイリスタのｐ層を短絡できるので
高耐圧化が容易である。更に、本発明複合半導体装置を
電力変換装置のスイッチング素子として使用すれば、制
御回路が簡略化され信頼性の高い装置を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す概略断面図、第２図は
第１図の等価回路図、第３図は本発明の他の実施例を示
す概略断面図、第４図は第３図の等価回路図、第５図は
本発明の別の実施例を示す概略断面図、第６図は第５図
の等価回路図、第７図は本発明の一変形例を示す概略断
面図、第８図は第７図の一平面図、第９図は従来例を示
す概略断面図、第１Ｏ図は第９図の等価回路図、第】１
図は第８図の平面図を集積化した場合の装置の周辺部の
平面図、第１２図は本発明他の変形例を示す概略断面図
、第１ご３図は本発明の電力変換装置の一実施例を示す
回路図である。 】１・・・ｐ土層、〕２・・ｒ）−層、Ｉ　３．　　］
　４．１３］・・ｐ層、１５，１６，１７，１５０・・
・ｎ十層、２ドアノード電極、２２・・カソード電極、
２３゜第１図 第２図 第３図 第４図 第５図 第６図 Ｌ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　ｊ第８図 第９図 ｒ−一入一一） 第１０図 第１３図 −一一一−ｒ−−Ｊ

Claims (1)

1. 【特許請求の範囲】 １、第１の主表面に隣接する第１導電型の第１の半導体
   領域と、第１の半導体領域と第２の主表面に隣接し第１
   の半導体領域より低キャリア濃度を有する第２導電型の
   第２の半導体領域と、第２の主表面から第２の半導体領
   域内に延び互いに第２の半導体領域によって分離され第
   ２の半導体領域より高キャリア濃度を有する第１導電型
   の第３及び第４の半導体領域と、第２の主表面から第３
   の半導体領域内に延び第３の半導体領域より高キャリア
   濃度を有する第２導電型の第５の半導体領域と、第２の
   主表面から第４の半導体領域内に延び互いに第４の半導
   体領域によって分離され第２の半導体領域より高キャリ
   ア濃度を有する第２導電型の第６及び第７の半導体領域
   とからなる半導体基体、 半導体基体の第１の主表面において、第１の半導体領域
   にオーミックコンタクトした第１の主電極、 半導体基体の第２の主表面において、第４及び第７の半
   導体領域にオーミックコンタクトした第２の主電極、 半導体基体の第２の主表面において、第２、第３及び第
   ５の半導体領域上に跨がるように設けた第１の絶縁ゲー
   ト電極、 半導体基板の第２の主表面において、第６、第４及び第
   ７の半導体領域上に跨がるように設けた第２の絶縁ゲー
   ト電極、 第１及び第２の絶縁ゲート電極相互を電気的に接続する
   第１の手段、 第５及び第６の半導体領域相互を電気的に接続する第２
   の手段、を具備することを特徴とする複合半導体装置。 ２、特許請求の範囲第１項において、第２の主電極が第
   ４の半導体領域にオーミックコンタクトする部分が、第
   ２の主電極が第７の半導体領域にオーミックコンタクト
   する部分より、第３の半導体領域に近いことを特徴とす
   る複合半導体装置。 ３、特許請求の範囲第１項において、第２の主電極が第
   ４の半導体領域にオーミックコンタクトする部分が、第
   ２の主電極が第７の半導体領域にオーミックコンタクト
   する部分が第３の半導体領域から遠いことを特徴とする
   複合半導体装置。 ４、特許請求の範囲第１項、第２項または第３項におい
   て、第４の半導体領域の第７の半導体領域の第１の主表
   面側及び第２の主電極にコンタクトする部分が他より高
   キャリア濃度になっていることを特徴とする複合半導体
   装置。 ５、特許請求の範囲第１項、第２項、第３項または第４
   項において、第１の絶縁ゲート電極を第４の半導体領域
   上に延在したことを特徴とする複合半導体装置。 ６、順次隣接する第１導電型の第１の半導体領域、第２
   導電型の第２の半導体領域、第１導電型の第３の半導体
   領域、第２導電型の第５の半導体領域からなるサイリス
   タ部分と、順次隣接する第２導電型の第２の半導体領域
   、第１導電型の第３の半導体領域、第２導電型の第５の
   半導体領域及び該第２、第３、第５の半導体表面に設け
   られた第１の絶縁ゲート電極からなる第１のＭＯＳＦＥ
   Ｔと、第６、第４、第７の半導体領域及び各領域表面に
   設けられた第２の絶縁ゲート電極からなる第２のＭＯＳ
   ＦＥＴと、第５の半導体領域と第６の半導体領域を接続
   する配線部材と、第１の半導体領域にオーミックコンタ
   クトした第１の主電極と、第４及び第７の半導体領域に
   オーミックコンタクトした第２の主電極と、第１の絶縁
   ゲート電極と第２の絶縁ゲート電極を接続するゲート電
   極とを有することを特徴とする複合半導体装置。 ７、特許請求の範囲第６項において、第１の絶縁ゲート
   電極を第４の半導体領域上に延在したことを特徴とする
   複合半導体装置。 ８、一対の主表面を有し、一対の主表面間に外側のｐ層
   が一方の主表面に露出し他の層が他方の主表面に露出す
   るようにｐｎｐｎの４層からなるサイリスタ領域が設け
   られ、サイリスタ領域の中間のｎ層内に中間のｐ層から
   離れ他方の主表面に露出するように設けられたｐ型のウ
   ェル層とウェル層内に他方の主表面に露出するように設
   けられたソース層及びドレイン層とからなるＭＯＳＦＥ
   Ｔ領域を有する半導体基板と、半導体基板の一方の主表
   面において、外側のｐ層にオーミックコンタクトする第
   １の主電極と、 半導体基体の他方の主表面において、ＭＯＳＦＥＴ領域
   のソース層及びウェル層とにオーミックコンタクトする
   第２の主電極と、 ＭＯＳＦＥＴ領域とドレイン層とサイリスタ領域の外側
   のｎ層とを電気的に接続する手段と、 半導体基体の他方の主表面において、ＭＯＳＦＥＴ領域
   のソース層とドレイン層との間に露出するウェル層上に
   設けた第１の絶縁ゲート電極と、半導体基体の他方の主
   表面において、サイリスタ領域の中間のｎ層と外側のｎ
   層との間に露出する中間のｐ層上に設けた第２の絶縁ゲ
   ート電極と、 第１及び第２の絶縁ゲート電極相互を電気的に接続する
   手段と、を具備することを特徴とする複合半導体装置。 ９、直流端子間に少なくとも一対のスイッチング素子を
   直列接続した回路を交流側の相数の整数倍だけ並列接続
   し、直列接続した各回路の中点より交流端子を引き出し
   た電力変換装置において、各スイッチング素子が、 第１の主表面に隣接する第１導電型の第１の半導体領域
   と、第１の半導体領域と第２の主表面に隣接し第１の半
   導体領域より低キャリア濃度を有する第２導電型の第２
   の半導体領域と、第２の主表面から第２の半導体領域内
   に延び互いに第２の半導体領域によって分離され第２の
   半導体領域より高キャリア濃度を有する第１導電型の第
   ３及び第４の半導体領域と、第２の主表面から第３の半
   導体領域内に延び第３の半導体領域より高キャリア濃度
   を有する第２導電型の第５の半導体領域と、第２の主表
   面から第４の半導体領域内に延び互いに第４の半導体領
   域によって分離され第２の半導体領域より高キャリア濃
   度を有する第２導電型の第６及び第７の半導体領域とか
   らなる半導体基体、 半導体基体の第１の主表面において、第１の半導体領域
   にオーミックコンタクトした第１の主電極、 半導体基体の第２の主表面において、第４及び第７の半
   導体領域にオーミックコンタクトした第２の主電極、 半導体基体の第２の主表面において、第２、第３及び第
   ５の半導体領域上に跨がるように設けた第１の絶縁ゲー
   ト電極、 半導体基板の第２の主表面において、第６、第４及び第
   ７の半導体領域上に跨がるように設けた第２の絶縁ゲー
   ト電極、 第１及び第２の絶縁ゲート電極相互を電気的に接続する
   第１の手段、 第５及び第６の半導体領域相互を電気的に接続する第２
   の手段、を具備すること。