JPH0212672B2 - - Google Patents
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- JPH0212672B2 JPH0212672B2 JP58243100A JP24310083A JPH0212672B2 JP H0212672 B2 JPH0212672 B2 JP H0212672B2 JP 58243100 A JP58243100 A JP 58243100A JP 24310083 A JP24310083 A JP 24310083A JP H0212672 B2 JPH0212672 B2 JP H0212672B2
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- JP
- Japan
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- circuit
- output
- setting
- current
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K11/00—Resistance welding; Severing by resistance heating
- B23K11/24—Electric supply or control circuits therefor
- B23K11/25—Monitoring devices
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- Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明は、溶接電流を設定した実効値に制御す
る抵抗溶接機の定電流制御回路に関する。
る抵抗溶接機の定電流制御回路に関する。
従来、電源をインバータを介して溶接ガンに接
続した抵抗溶接機において、インバータの電流制
御素子として主にサイリスタが使用されている
が、該素子をオンにする（トリガする）タイミン
グを変え、導通角を制御することにより溶接電流
を制御していた。
続した抵抗溶接機において、インバータの電流制
御素子として主にサイリスタが使用されている
が、該素子をオンにする（トリガする）タイミン
グを変え、導通角を制御することにより溶接電流
を制御していた。
したがつて、溶接電流を所定の実効値に制御す
るためには、一つかあるいはそれ以上前のサイク
ルの溶接電流をサンプルホールドし、そのサンプ
ルホールド値をフイードバツクして次のサイクル
の点弧角を決定していた。
るためには、一つかあるいはそれ以上前のサイク
ルの溶接電流をサンプルホールドし、そのサンプ
ルホールド値をフイードバツクして次のサイクル
の点弧角を決定していた。
かくてそのサイクルにおいて電源電圧、溶接負
荷等が変化したとき、その影響がそのまゝ溶接電
流の変化となつて現われるから、精度上限界があ
る等の不都合があつた。
荷等が変化したとき、その影響がそのまゝ溶接電
流の変化となつて現われるから、精度上限界があ
る等の不都合があつた。
本発明は、かかる不都合を無くすことをその目
的としたもので、電源回路をインバータを介して
溶接ガンに接続した抵抗溶接機において、前記接
続回路に介入された電流検出器と、該検出器に接
続され該接続回路に流れる電流の実効値又は実効
値に対応する値を算出する演算回路と、実効値設
定回路と、該演算回路の出力と該実効値設定回路
により設定された設定値とを比較し、該出力が設
定値と一致した時出力信号を発生する比較回路
と、最大パルス幅設定器、該設定器の出力を積分
する積分器及び前記実効値設定回路で設定された
設定値と該積分器の出力とを比較し、該積分器の
出力が該設定値と一致したとき出力信号を発生す
る比較回路から成るインバータ素子最大通電パル
ス幅設定回路と、過電流設定器及び該設定器の出
力と前記電流検出器の出力とを比較し、該電流検
出器の出力が該設定器の出力と一致したとき出力
信号を発生する比較器から成る過電流設定回路
と、前記インバータに接続されインバータを制御
するパルス幅制御回路とを備え、該パルス幅制御
回路は、前記実効値設定回路に接続された比較回
路及び前記最大通電パルス幅設定回路の比較回路
が発生する出力信号により、また前記過電流設定
回路の比較回路に接続されたラツチ回路の出力信
号により前記接続回路に流れる電流を遮断するよ
うに構成されたことを特徴とする。
的としたもので、電源回路をインバータを介して
溶接ガンに接続した抵抗溶接機において、前記接
続回路に介入された電流検出器と、該検出器に接
続され該接続回路に流れる電流の実効値又は実効
値に対応する値を算出する演算回路と、実効値設
定回路と、該演算回路の出力と該実効値設定回路
により設定された設定値とを比較し、該出力が設
定値と一致した時出力信号を発生する比較回路
と、最大パルス幅設定器、該設定器の出力を積分
する積分器及び前記実効値設定回路で設定された
設定値と該積分器の出力とを比較し、該積分器の
出力が該設定値と一致したとき出力信号を発生す
る比較回路から成るインバータ素子最大通電パル
ス幅設定回路と、過電流設定器及び該設定器の出
力と前記電流検出器の出力とを比較し、該電流検
出器の出力が該設定器の出力と一致したとき出力
信号を発生する比較器から成る過電流設定回路
と、前記インバータに接続されインバータを制御
するパルス幅制御回路とを備え、該パルス幅制御
回路は、前記実効値設定回路に接続された比較回
路及び前記最大通電パルス幅設定回路の比較回路
が発生する出力信号により、また前記過電流設定
回路の比較回路に接続されたラツチ回路の出力信
号により前記接続回路に流れる電流を遮断するよ
うに構成されたことを特徴とする。
以下本発明の実施例を図面につき説明する。
第１図は本発明の一実施例のブロツク図を示
す。同図において、１は電源回路で、該電源回路
１は、商用電源端子２に接続された整流回路３と
平滑回路４とから成る。５はトランジスタなどに
より構成されたインバータで、該インバータ５の
交流出力を溶接トランス６及び整流回路７を介し
て溶接ガン８に加えるようにした。
す。同図において、１は電源回路で、該電源回路
１は、商用電源端子２に接続された整流回路３と
平滑回路４とから成る。５はトランジスタなどに
より構成されたインバータで、該インバータ５の
交流出力を溶接トランス６及び整流回路７を介し
て溶接ガン８に加えるようにした。
該電源回路１をインバータ５を介して溶接ガン
８に接続する接続回路におけるインバータ５の入
力回路（又は溶接トランス６の２次回路）には変
流器等の電流検出器９を介入した。
８に接続する接続回路におけるインバータ５の入
力回路（又は溶接トランス６の２次回路）には変
流器等の電流検出器９を介入した。
１０は、該電流検出器９に接続された二乗器１
１及び積分器１２からなり、前記接続回路を流れ
る電流の実効値に対応する値を算出する演算回
路、１３は実効値設定回路で、該回路１３は電流
設定器１４と二乗器１５とオーバーシユート補正
回路１６とからなり、電流設定器１４で設定した
電流の実効値に対応する値を出力するようにし
た。
１及び積分器１２からなり、前記接続回路を流れ
る電流の実効値に対応する値を算出する演算回
路、１３は実効値設定回路で、該回路１３は電流
設定器１４と二乗器１５とオーバーシユート補正
回路１６とからなり、電流設定器１４で設定した
電流の実効値に対応する値を出力するようにし
た。
該実効値設定回路１３を演算回路１０と共に比
較器１７に接続し、演算回路１０の出力が実効値
設定回路１３の出力と一致したとき出力信号を発
生する比較回路を構成した。
較器１７に接続し、演算回路１０の出力が実効値
設定回路１３の出力と一致したとき出力信号を発
生する比較回路を構成した。
前記オーバーシユート補正回路１６は例えばア
ツテネータから成り、接続回路に流れる電流が設
定値と一致したことを検出してからインバータ５
のトランジスタ５1〜５4をオフするまでの時間遅
れを補正するための回路である。この時間遅れは
電流値と相関関係があるので、正確な補正を行な
う場合はオーバーシユート補正回路６をアツテネ
ータ、差動増幅器等で構成し、該増幅器の一入力
端子を図の鎖線で示すように二乗器１１に接続し
電流の二乗値も補正量の決定要素とする。
ツテネータから成り、接続回路に流れる電流が設
定値と一致したことを検出してからインバータ５
のトランジスタ５1〜５4をオフするまでの時間遅
れを補正するための回路である。この時間遅れは
電流値と相関関係があるので、正確な補正を行な
う場合はオーバーシユート補正回路６をアツテネ
ータ、差動増幅器等で構成し、該増幅器の一入力
端子を図の鎖線で示すように二乗器１１に接続し
電流の二乗値も補正量の決定要素とする。
また電流設定器１４の代りに電流設定入力を二
乗器１５に鎖線で示すように端子１８から加える
ようにしてもよい。
乗器１５に鎖線で示すように端子１８から加える
ようにしてもよい。
１９はインバータ５の出力パルス幅を制御する
制御回路で、該回路１９はNANDゲート２０を
介して比較器１７に接続されるパルス幅制御回路
２１と発振器２２とからなり、その出力をインバ
ータ５を構成するトランジスタ５1，５2，５3，
５4のベースドライブ回路２３1，２３2，２３3，
２３4に各接続し、パルス幅制御回路２１に低レ
ベルの信号が入力しているときはインバータ５を
作動する高レベルの信号を出力し、高レベルの信
号が入力したときはインバータ５を不作動にして
電流を遮断する低レベルの信号を出力するように
した。同図において、２４はインバータ５の作動
を確保するトランジスタ５1〜５4の最大通電パル
ス幅を設定する設定回路で、該設定回路２４は最
大パルス幅設定器２５と、積分器２６と、該積分
器２６の出力と二乗器１５の出力Vref2を比較す
る比較器２７とから成り、NANDゲート２０を
介してパルス幅制御回路２１に接続し、積分器２
０の出力が二乗器５の出力Vref2と一致し、設定
した最大パルス幅に達したとき出力する信号で該
パルス幅制御回路２１を作動しインバータ５を不
作動にするようにした。２８は過電流設定回路
で、該回路２８は過電流設定器２９とこの出力及
び電流検出器９の出力とを比較する比較器３０と
からなり、ラツチ回路３１を介してパルス幅制御
回路２１に接続し、設定した過電流を超過したと
き出力する信号でパルス幅制御回路２１を作動
し、インバータ５を不作動にしてトランジスタ５
１〜５4を保護するようにした。
制御回路で、該回路１９はNANDゲート２０を
介して比較器１７に接続されるパルス幅制御回路
２１と発振器２２とからなり、その出力をインバ
ータ５を構成するトランジスタ５1，５2，５3，
５4のベースドライブ回路２３1，２３2，２３3，
２３4に各接続し、パルス幅制御回路２１に低レ
ベルの信号が入力しているときはインバータ５を
作動する高レベルの信号を出力し、高レベルの信
号が入力したときはインバータ５を不作動にして
電流を遮断する低レベルの信号を出力するように
した。同図において、２４はインバータ５の作動
を確保するトランジスタ５1〜５4の最大通電パル
ス幅を設定する設定回路で、該設定回路２４は最
大パルス幅設定器２５と、積分器２６と、該積分
器２６の出力と二乗器１５の出力Vref2を比較す
る比較器２７とから成り、NANDゲート２０を
介してパルス幅制御回路２１に接続し、積分器２
０の出力が二乗器５の出力Vref2と一致し、設定
した最大パルス幅に達したとき出力する信号で該
パルス幅制御回路２１を作動しインバータ５を不
作動にするようにした。２８は過電流設定回路
で、該回路２８は過電流設定器２９とこの出力及
び電流検出器９の出力とを比較する比較器３０と
からなり、ラツチ回路３１を介してパルス幅制御
回路２１に接続し、設定した過電流を超過したと
き出力する信号でパルス幅制御回路２１を作動
し、インバータ５を不作動にしてトランジスタ５
１〜５4を保護するようにした。
第２図は前記パルス幅制御回路２１の一例を示
す。同図において、３２，３３，３４，３５は、
それぞれANDゲート、３６，３７はフリツプフ
ロツプ、３８はオアゲート、３９はパルスで端
子の出力が短時間低レベルになる単安定マルチバ
イブレータで、同回路２１は、発振器２２の出力
パルスがANDゲート３３に入力すると入力毎に
ANDゲート３４及びANDゲート３５から交互に
高レベルの信号が相互の間に短時間の低レベルの
期間を存して出力し、NANDゲート２０の出力
が入力すると両ANDゲート３４，３５の出力が
共に低レベルになるように作動する。
す。同図において、３２，３３，３４，３５は、
それぞれANDゲート、３６，３７はフリツプフ
ロツプ、３８はオアゲート、３９はパルスで端
子の出力が短時間低レベルになる単安定マルチバ
イブレータで、同回路２１は、発振器２２の出力
パルスがANDゲート３３に入力すると入力毎に
ANDゲート３４及びANDゲート３５から交互に
高レベルの信号が相互の間に短時間の低レベルの
期間を存して出力し、NANDゲート２０の出力
が入力すると両ANDゲート３４，３５の出力が
共に低レベルになるように作動する。
次に、第１図示の回路の作用について説明する
と、インバータ５が作動し、溶接ガン８に溶接電
流が供給されると、電流検出器９により接続回路
に流れる電流が検出され、演算回路１０の二乗器
１１から第３図Ａに示すような該電流の二乗され
た電流が出力する。この電流は積分器１２で積分
され、第３図Ｂに示すような波形の電圧を出力す
る。この電圧は接続回路に流れる電流の実効値に
対応するもので、比較器１７において電流設定器
１４で設定された電流値の実効値に対応する電圧
Vref1と比較され、この電圧Vref1と一致した時、
比較器１７から第３図Ｄに示すように低レベルの
信号を出力する。
と、インバータ５が作動し、溶接ガン８に溶接電
流が供給されると、電流検出器９により接続回路
に流れる電流が検出され、演算回路１０の二乗器
１１から第３図Ａに示すような該電流の二乗され
た電流が出力する。この電流は積分器１２で積分
され、第３図Ｂに示すような波形の電圧を出力す
る。この電圧は接続回路に流れる電流の実効値に
対応するもので、比較器１７において電流設定器
１４で設定された電流値の実効値に対応する電圧
Vref1と比較され、この電圧Vref1と一致した時、
比較器１７から第３図Ｄに示すように低レベルの
信号を出力する。
かくてこの信号はNANDゲート２０を介して
パルス幅制御回路２１を制御し、発振器２２の出
力パルスと同期して立上り、インバータ５のトラ
ンジスタ５1，５2又は５3，５4に流れていたパル
ス電流はパルス幅制御回路２１の出力が低レベル
になることにより遮断される。
パルス幅制御回路２１を制御し、発振器２２の出
力パルスと同期して立上り、インバータ５のトラ
ンジスタ５1，５2又は５3，５4に流れていたパル
ス電流はパルス幅制御回路２１の出力が低レベル
になることにより遮断される。
前記電圧Vref1は前記したようにオーバーシユ
ート補正回路６により補正された値であるから、
第３図Ａ，Ｂに示すように、接続回路に流れる電
流は積分器１２の出力電圧がVref1と一致した時
点を経過してなお若干流れ続けても、電流が遮断
された時点で電流設定器１４で設定した電流の実
効値になる。
ート補正回路６により補正された値であるから、
第３図Ａ，Ｂに示すように、接続回路に流れる電
流は積分器１２の出力電圧がVref1と一致した時
点を経過してなお若干流れ続けても、電流が遮断
された時点で電流設定器１４で設定した電流の実
効値になる。
かくて第３図Ａに示す二乗した電流波形、
、のように電源電圧、負荷抵抗の値に応じて
振幅が変化してもその各電流の実効値は設定値と
なる。
、のように電源電圧、負荷抵抗の値に応じて
振幅が変化してもその各電流の実効値は設定値と
なる。
負荷インピーダンスが何等かの異常により特別
に高くなつて、第３図Ａに示すように二乗した電
流波形の振幅が低下し、第３図Ｂに示すよう
に、積分器１２の積分電圧が設定器２４で設定し
たトランジスタ５1〜５4の最長通電パルス幅にな
つてもVref1に達しない時は、積分器２６の出力
（第３図Ｃ）が二乗器１５の出力Vref2と一致し、
比較器２７より第３図Ｅに示すように低レベルの
信号を出力するから、この出力によりNANDゲ
ート２０を介してパルス幅制御回路２１が作動
し、電流が遮断される。
に高くなつて、第３図Ａに示すように二乗した電
流波形の振幅が低下し、第３図Ｂに示すよう
に、積分器１２の積分電圧が設定器２４で設定し
たトランジスタ５1〜５4の最長通電パルス幅にな
つてもVref1に達しない時は、積分器２６の出力
（第３図Ｃ）が二乗器１５の出力Vref2と一致し、
比較器２７より第３図Ｅに示すように低レベルの
信号を出力するから、この出力によりNANDゲ
ート２０を介してパルス幅制御回路２１が作動
し、電流が遮断される。
また、過負荷又は溶接ガンアームの短絡により
第３図Ａに示すように、二乗した電流波形Ｖが過
電流検出レベルVref3を超過した時は、比較器３
０より第３図Ｆに示すように低レベルの信号を出
力するから、リセツトするまでラツチ回路３１の
出力により通電は阻止される。尚、前記実施例で
は、演算回路１０を二乗器１１及び積分器１２で
構成して電流の実効値に対応する値を算出するよ
うにしたが、実効値の定義から明らかなように、
更に平均化回路及び開平回路を設けて実効値を算
出するようにし、実効値設定回路１３も同じよう
に構成してもよいことは勿論である。
第３図Ａに示すように、二乗した電流波形Ｖが過
電流検出レベルVref3を超過した時は、比較器３
０より第３図Ｆに示すように低レベルの信号を出
力するから、リセツトするまでラツチ回路３１の
出力により通電は阻止される。尚、前記実施例で
は、演算回路１０を二乗器１１及び積分器１２で
構成して電流の実効値に対応する値を算出するよ
うにしたが、実効値の定義から明らかなように、
更に平均化回路及び開平回路を設けて実効値を算
出するようにし、実効値設定回路１３も同じよう
に構成してもよいことは勿論である。
このように本発明によるときは、電源回路をイ
ンバータを介して溶接ガンに接続する回路に流れ
る電流の実効値又は実効値に対応する値を算出す
る演算回路を設け、その演算器の出力が設定値と
一致した時出力する信号によりパルス幅制御回路
を作動させ、インバータのトランジスタ等の素子
に流れる電流を遮断するようにしたので、電源及
び負荷の変動があつても正確に且つより高速に設
定した実効値に制御できる効果を有する。
ンバータを介して溶接ガンに接続する回路に流れ
る電流の実効値又は実効値に対応する値を算出す
る演算回路を設け、その演算器の出力が設定値と
一致した時出力する信号によりパルス幅制御回路
を作動させ、インバータのトランジスタ等の素子
に流れる電流を遮断するようにしたので、電源及
び負荷の変動があつても正確に且つより高速に設
定した実効値に制御できる効果を有する。
また、インバータ素子最大通電パルス幅設定回
路の比較器が発生する出力信号及び過電流設定回
路に接続されたラツチ回路の出力信号によりパル
ス幅制御回路を作動させインバータの素子に流れ
る電流を遮断するようにしたので、負荷インピー
ダンスが何等かの異常により特別に高くなつて、
溶接電流が実効値設定回路により設定された実効
値に達しない場合でも、インバータの作動が確保
され、また溶接電流が過大になつてもインバータ
の素子が破損されることがないという効果があ
る。
路の比較器が発生する出力信号及び過電流設定回
路に接続されたラツチ回路の出力信号によりパル
ス幅制御回路を作動させインバータの素子に流れ
る電流を遮断するようにしたので、負荷インピー
ダンスが何等かの異常により特別に高くなつて、
溶接電流が実効値設定回路により設定された実効
値に達しない場合でも、インバータの作動が確保
され、また溶接電流が過大になつてもインバータ
の素子が破損されることがないという効果があ
る。
第１図は本発明の一実施例のブロツク図、第２
図はその要部の回路図、第３図は、各部の波形を
示す図である。 １……電源回路、５……インバータ、８……溶
接ガン、１０……演算回路、１３……実効値設定
回路、１７……比較器、１９……制御回路、２１
……パルス幅制御回路、２２……発振器、２３1
〜２３4……ベースドライブ回路、２４……設定
回路、２７……比較器、２８……過電流設定回
路。
図はその要部の回路図、第３図は、各部の波形を
示す図である。 １……電源回路、５……インバータ、８……溶
接ガン、１０……演算回路、１３……実効値設定
回路、１７……比較器、１９……制御回路、２１
……パルス幅制御回路、２２……発振器、２３1
〜２３4……ベースドライブ回路、２４……設定
回路、２７……比較器、２８……過電流設定回
路。
Claims (1)
- １ 電源回路をインバータを介して溶接ガンに接
続した抵抗溶接機において、前記接続回路に介入
された電流検出器と、該検出器に接続され該接続
回路に流れる電流の実効値又は実効値に対応する
値を算出する演算回路と、実効値設定回路と、該
演算回路の出力と該実効値設定回路により設定さ
れた設定値とを比較し、該出力が設定値と一致し
た時出力信号を発生する比較回路と、最大パルス
幅設定器、該設定器の出力を積分する積分器及び
前記実効値設定回路で設定された設定値と該積分
器の出力とを比較し、該積分器の出力が該設定値
と一致したとき出力信号を発生する比較回路から
成るインバータ素子最大通電パルス幅設定回路
と、過電流設定器及び該設定器の出力と前記電流
検出器の出力とを比較し、該電流検出器の出力が
該設定器の出力と一致したとき出力信号を発生す
る比較器から成る過電流設定回路と、前記インバ
ータに接続されインバータを制御するパルス幅制
御回路とを備え、該パルス幅制御回路は、前記実
効値設定回路に接続された比較回路及び前記最大
通電パルス幅設定回路の比較回路が発生する出力
信号により、また前記過電流設定回路の比較回路
に接続されたラツチ回路の出力信号により前記接
続回路に流れる電流を遮断するように構成された
ことを特徴とする抵抗溶接機の定電流制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243100A JPS60137582A (ja) | 1983-12-24 | 1983-12-24 | 抵抗溶接機の定電流制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243100A JPS60137582A (ja) | 1983-12-24 | 1983-12-24 | 抵抗溶接機の定電流制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60137582A JPS60137582A (ja) | 1985-07-22 |
| JPH0212672B2 true JPH0212672B2 (ja) | 1990-03-23 |
Family
ID=17098787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243100A Granted JPS60137582A (ja) | 1983-12-24 | 1983-12-24 | 抵抗溶接機の定電流制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137582A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137581A (ja) * | 1983-12-27 | 1985-07-22 | Honda Motor Co Ltd | 抵抗溶接機における溶接電流制御装置 |
| JPS6454790U (ja) * | 1987-09-28 | 1989-04-04 | ||
| JPS6454986U (ja) * | 1987-10-01 | 1989-04-05 | ||
| JP2691561B2 (ja) * | 1988-05-20 | 1997-12-17 | 株式会社電元社製作所 | インバータ式抵抗溶接機 |
| JPH065027Y2 (ja) * | 1988-10-25 | 1994-02-09 | 宮地電子株式会社 | インバータ式抵抗溶接機の電源装置 |
| JPH02182384A (ja) * | 1989-01-10 | 1990-07-17 | Honda Motor Co Ltd | 直流抵抗溶接機の保護装置 |
| JPH0985457A (ja) * | 1995-09-20 | 1997-03-31 | Miyachi Technos Corp | インバータ式シーム抵抗溶接電源装置 |
| DE102006034330B3 (de) * | 2006-07-21 | 2007-08-23 | Ewm Hightec Welding Gmbh | Lichtbogenschweißgerät |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS481722A (ja) * | 1971-05-17 | 1973-01-11 |
-
1983
- 1983-12-24 JP JP58243100A patent/JPS60137582A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60137582A (ja) | 1985-07-22 |
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