JPH02127750A - １６ビットｄｍａデータ転送回路 - Google Patents
１６ビットｄｍａデータ転送回路Info
- Publication number
- JPH02127750A JPH02127750A JP28109288A JP28109288A JPH02127750A JP H02127750 A JPH02127750 A JP H02127750A JP 28109288 A JP28109288 A JP 28109288A JP 28109288 A JP28109288 A JP 28109288A JP H02127750 A JPH02127750 A JP H02127750A
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- Japan
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- circuit
- dma
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＭＡデータ転送の１６ビットＤＭＡデータ
転送回路に利用する。特に、バイト単位およびワード単
位でメモリと入出力装置との間のデ−タ転送を可能とす
る１６ビットＤＭＡデータ転送回路に関するものである
。
転送回路に利用する。特に、バイト単位およびワード単
位でメモリと入出力装置との間のデ−タ転送を可能とす
る１６ビットＤＭＡデータ転送回路に関するものである
。
本発明は１６ビットＤＭＡデータ転送回路において、
入力する制御信号に基づいてマイクロプロセッサまたは
ＤＭＡによるバイトデータ転送かワードデータ転送かの
識別をしその識別結果に基づいて該当するアドレスラッ
チ回路および双方向バッファ回路をアクティブ状態にす
ることにより、バイト単位またはワード単位のいずれで
もＤＭＡデータ転送ができるようにしたものである。
ＤＭＡによるバイトデータ転送かワードデータ転送かの
識別をしその識別結果に基づいて該当するアドレスラッ
チ回路および双方向バッファ回路をアクティブ状態にす
ることにより、バイト単位またはワード単位のいずれで
もＤＭＡデータ転送ができるようにしたものである。
従来、１６ビットＤＭＡデータ転送回路は、バイト単位
だけの処理回路またはワード単位だけの処理回路があっ
た。
だけの処理回路またはワード単位だけの処理回路があっ
た。
しかし、このような従来例の１６ビツトＤＭＡデータ転
送回路では、バイト単位、ワード単位の両方におけるＤ
ＭＡデータ転送ができない欠点があった。
送回路では、バイト単位、ワード単位の両方におけるＤ
ＭＡデータ転送ができない欠点があった。
本発明は上記の欠点を解決するもので、バイト単位また
はワード単位のいずれでもＤＭＡデータ転送ができる１
６ビットＤＭＡデータ転送回路を提供することを目的と
する。
はワード単位のいずれでもＤＭＡデータ転送ができる１
６ビットＤＭＡデータ転送回路を提供することを目的と
する。
本発明は、ＤＭＡデータ転送回路において、マイクロプ
ロセッサまたはＤＭＡコントローラからの制御信号に基
づいてデータ転送のモードを識別しその識別結果に基づ
いて該当するアドレスラッチ回路および双方向バッファ
回路にイネーブル信号を与えてこの両回路をバイト単位
またはワード単位にアクティブ状態にするＤＭＡデータ
制御回路を備えたことを特徴とする。
ロセッサまたはＤＭＡコントローラからの制御信号に基
づいてデータ転送のモードを識別しその識別結果に基づ
いて該当するアドレスラッチ回路および双方向バッファ
回路にイネーブル信号を与えてこの両回路をバイト単位
またはワード単位にアクティブ状態にするＤＭＡデータ
制御回路を備えたことを特徴とする。
ＤＭＡデータ制御回路はマイクロプロセッサまたはＤＭ
Ａコントローラからの制御信号に基づいてデータ転送モ
ードを識別し、その識別結果に基づいて該当するアドレ
スラッチ回路および双方向バッファ回路にイネーブル信
号を与えてこの両回路をバイト単位またはワード単位に
アクティブ状態にする。このことによりバイト単位また
はワード単位のいずれでもＤＭＡデータ転送ができる。
Ａコントローラからの制御信号に基づいてデータ転送モ
ードを識別し、その識別結果に基づいて該当するアドレ
スラッチ回路および双方向バッファ回路にイネーブル信
号を与えてこの両回路をバイト単位またはワード単位に
アクティブ状態にする。このことによりバイト単位また
はワード単位のいずれでもＤＭＡデータ転送ができる。
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例１６ビットＤＭＡデータ転送回路の
ブロック構成図である。アドレスデータバス２３とアド
レスバス２０との間に挿入されマイクロプロセッサから
第一のアドレスラッチ信号としてアドレスラッチ信号２
４を入力する第一のアドレスラッチ回路としてアドレス
ラッチ回路１と、アドレスデータバス２３とアドレスバ
ス２０との間に挿入されＤＭＡコントローラから第二の
アドレスラッチ信号としてアドレスラッチ信号２６を人
力する第二のアドレスラッチ回路としてアドレスラッチ
回路５と、アドレスデータバス２３の上位側と上位側デ
ータバス２１との間に挿入された第一の双方向バッファ
回路として双方向バッファ回路２と、アドレスデータバ
ス２３の上位側と下位側データバス２２との間に挿入さ
れた第二の双方向バッファ回路として双方向バッファ回
路３と、アドレスデータバス２３の下位側と下位側デー
タバス２２との間に挿入された第三の双方向バッファ回
路として双方向バッファ回路４とを備える。双方向バッ
ファ回路２〜４にはマイクロプロセッサまたはＤＭＡコ
ントローラから方向制御信号が人力される。
図は本発明一実施例１６ビットＤＭＡデータ転送回路の
ブロック構成図である。アドレスデータバス２３とアド
レスバス２０との間に挿入されマイクロプロセッサから
第一のアドレスラッチ信号としてアドレスラッチ信号２
４を入力する第一のアドレスラッチ回路としてアドレス
ラッチ回路１と、アドレスデータバス２３とアドレスバ
ス２０との間に挿入されＤＭＡコントローラから第二の
アドレスラッチ信号としてアドレスラッチ信号２６を人
力する第二のアドレスラッチ回路としてアドレスラッチ
回路５と、アドレスデータバス２３の上位側と上位側デ
ータバス２１との間に挿入された第一の双方向バッファ
回路として双方向バッファ回路２と、アドレスデータバ
ス２３の上位側と下位側データバス２２との間に挿入さ
れた第二の双方向バッファ回路として双方向バッファ回
路３と、アドレスデータバス２３の下位側と下位側デー
タバス２２との間に挿入された第三の双方向バッファ回
路として双方向バッファ回路４とを備える。双方向バッ
ファ回路２〜４にはマイクロプロセッサまたはＤＭＡコ
ントローラから方向制御信号が人力される。
ここで本発明の特徴とするところは、マイクロプロセッ
サまたはＤＭＡコントローラからの制御信号に基づいて
データ転送のモードを識別しその識別結果に基づいて該
当するアドレスラッチ回路および双方向バッファ回路に
イネーブル信号としてマイクロプロセッサアドレス制御
信号１００ 、ＤＭＡアドレス制御信号１０４、上位側
データ制御信号１０１および下位データ側制御信号１０
２．１０３のうちの該当する制御信号を与えてバイト単
位またはワード単位にアクティブ状態にするＤＭＡデー
タ制御回路６を備えたことにある。
サまたはＤＭＡコントローラからの制御信号に基づいて
データ転送のモードを識別しその識別結果に基づいて該
当するアドレスラッチ回路および双方向バッファ回路に
イネーブル信号としてマイクロプロセッサアドレス制御
信号１００ 、ＤＭＡアドレス制御信号１０４、上位側
データ制御信号１０１および下位データ側制御信号１０
２．１０３のうちの該当する制御信号を与えてバイト単
位またはワード単位にアクティブ状態にするＤＭＡデー
タ制御回路６を備えたことにある。
第２図は本発明の１６ビットＤＭＡデータ転送回路のＤ
ＭＡデータ制御回路のブロック図である。
ＭＡデータ制御回路のブロック図である。
第２図において、１０はオア回路、１！はナンド回路、
１２は３人力ナンド回路、１３はアンド回路、１４はイ
ンバータ回路、３０はバイトハイイネーブル信号、３１
はアドレスＡＯ信号、３２はデータイネーブル信号、３
３はインタラブドアクツリッヂ信号、３４はチップセレ
クト信号および３５はアドレスイネーブル信号である。
１２は３人力ナンド回路、１３はアンド回路、１４はイ
ンバータ回路、３０はバイトハイイネーブル信号、３１
はアドレスＡＯ信号、３２はデータイネーブル信号、３
３はインタラブドアクツリッヂ信号、３４はチップセレ
クト信号および３５はアドレスイネーブル信号である。
第１図において、アドレスデータバス２３にはマイクロ
プロセッサ、ＤＭＡコントローラおよび入出力装置が接
続され、上位側データバス２１はメモリの上位バイトに
接続され、また下位側データバス２２はメモリの下位バ
イトに後続されている。さらに１６ビツトマイクロプロ
セツサの場合にはアドレスは２０〜２４ビツトとなって
あり、ピン数を節約するためにデータバスとア・ドレス
バスとを兼用している。したがってアドレスデータバス
２３からアドレスを分離するためにアドレスラッチ回路
１．５が設けられている。
プロセッサ、ＤＭＡコントローラおよび入出力装置が接
続され、上位側データバス２１はメモリの上位バイトに
接続され、また下位側データバス２２はメモリの下位バ
イトに後続されている。さらに１６ビツトマイクロプロ
セツサの場合にはアドレスは２０〜２４ビツトとなって
あり、ピン数を節約するためにデータバスとア・ドレス
バスとを兼用している。したがってアドレスデータバス
２３からアドレスを分離するためにアドレスラッチ回路
１．５が設けられている。
このような構成の１６ビットＤＭＡ転送回路の動作につ
いて説明する。第１表は本発明の１６ビツトＤＭＡ転送
回路のＤＭＡデータ制御回路の入力信号に対応するモー
ドを示す表である。第２表は本発明の１６ビツトＤＭＡ
転送回路のＤＭＡデータ制御回路の人力信号に対応する
出力信号を示す表である。
いて説明する。第１表は本発明の１６ビツトＤＭＡ転送
回路のＤＭＡデータ制御回路の入力信号に対応するモー
ドを示す表である。第２表は本発明の１６ビツトＤＭＡ
転送回路のＤＭＡデータ制御回路の人力信号に対応する
出力信号を示す表である。
（以下本頁余白）
第１図、第２図、第１表および第２表において、ＤＭＡ
による下位側バイトデータ転送は、第１表の入力が与え
られ、第２表に示す論理が出力される。すなわち、第１
図の双方向バッファ回路４およびアドレスラッチ回路５
がアクティブ状態となり、ＤＭＡによる下位側バイトデ
ータ転送が可能となる。
による下位側バイトデータ転送は、第１表の入力が与え
られ、第２表に示す論理が出力される。すなわち、第１
図の双方向バッファ回路４およびアドレスラッチ回路５
がアクティブ状態となり、ＤＭＡによる下位側バイトデ
ータ転送が可能となる。
ＤＭＡによる上位側バイトデータ転送は、第１表の入力
が与えられ、第２表に示す論理が出力される。すなわち
、第１図の双方向バッファ回路３およびアドレスラッチ
回路５がアクティブ状態となり、ＤＭＡによる上位側バ
イトデータ転送が可能となる。
が与えられ、第２表に示す論理が出力される。すなわち
、第１図の双方向バッファ回路３およびアドレスラッチ
回路５がアクティブ状態となり、ＤＭＡによる上位側バ
イトデータ転送が可能となる。
ＤＭＡによるワードデータ転送は、第１表の入力が与え
られ、第２表に示す論理が出力される。
られ、第２表に示す論理が出力される。
すなわち、第１図の双方向バッファ回路２、双方向バッ
ファ回路４およびアドレスラッチ回路５がアクティブ状
態となり、ＤＭＡによるワードデータ転送が可能となる
。
ファ回路４およびアドレスラッチ回路５がアクティブ状
態となり、ＤＭＡによるワードデータ転送が可能となる
。
マイクロプロセッサによる下位側バイトデータ転送は、
第１表の入力が与えられ、第２表に示す論理が出力され
る。すなわち、第１図のアドレスラッチ回路１＄よび双
方向バッファ４がアクティブ状態となりマイクロプロセ
ッサによる下位側バイトデータ転送が可能となる。
第１表の入力が与えられ、第２表に示す論理が出力され
る。すなわち、第１図のアドレスラッチ回路１＄よび双
方向バッファ４がアクティブ状態となりマイクロプロセ
ッサによる下位側バイトデータ転送が可能となる。
マイクロプロセッサによる上位側バイトデータ転送は、
第１表の入力が与えられ、第２表に示す論理が出力され
る。すなわち、第１図のアドレスラッチ回路１と双方向
バッファ回路２がアクティブ状態となり、マイクロプロ
セッサによる上位側バイトデータ転送が可能となる。
第１表の入力が与えられ、第２表に示す論理が出力され
る。すなわち、第１図のアドレスラッチ回路１と双方向
バッファ回路２がアクティブ状態となり、マイクロプロ
セッサによる上位側バイトデータ転送が可能となる。
マイクロプロセッサによるワードデータ転送は、第１表
の入力が与えられ、第２表に示す論理が出力される。す
なわち、第１図のアドレスラッチ回路１、双方向バッフ
ァ回路２および双方向バッファ回路４がアクティブ状態
となり、マイクロプロセッサによるワードデータ転送が
可能となる。
の入力が与えられ、第２表に示す論理が出力される。す
なわち、第１図のアドレスラッチ回路１、双方向バッフ
ァ回路２および双方向バッファ回路４がアクティブ状態
となり、マイクロプロセッサによるワードデータ転送が
可能となる。
なお、方向制御信号２５によって、アドレスデータバス
２３と上位側データバス２１および下位側データバス２
２との間のデータ転送方向を制御する。
２３と上位側データバス２１および下位側データバス２
２との間のデータ転送方向を制御する。
以上説明したように、本発明は、バイト単位またはワー
ド単位のいずれでも１６ビットＤＭＡのデータ転送がで
きる優れた効果がある。
ド単位のいずれでも１６ビットＤＭＡのデータ転送がで
きる優れた効果がある。
第１図は本発明一実施例１６ビットＤＭＡデータ転送回
路のブロック構成図。 第２図は本発明の１６ビットＤＭＡデータ転送回路のＤ
ＭＡデータ制御回路のブロック構成図。 １．５・・・アドレスラッチ回路、２〜４・・・双方向
バッファ回路、６・・・ＤＭＡデータ制御回路、１０・
・・オア回路、１１・・・ナンド回路、１２・・・３人
力ナンド回路、１３・・・アンド回路、１４・・・イン
バータ回路、２０・・・アドレスバス、２１・・・上位
側データバス、２２・・・下位側データバス、２３・・
・アドレスデータバス、２４・・・マイクロプロセッサ
からのアドレスラッチ信号、２５・・・方向制御信号、
２６・・・ＤＭＡコントローラからのアドレスラッチ信
号、３０・・・バイトハイイネーブル信号、３１・・・
アドレスＡＯ信号、３２・・・データイネーブル信号、
３３・・・インタラブドアクツリッヂ信号、３４・・・
チップセレトク信号、３５・・・アドレスイネーブル信
号、１００・・・マイクロプロセッサアドレス制御信号
、１０１・・・上位側データ制御信号、１０２．１０３
・・・下位側データ制御信号、１０４・・・ＤＭＡアド
レス制御信号。 第 図 実施例 ＤＭＡデータ制御回路 第２図
路のブロック構成図。 第２図は本発明の１６ビットＤＭＡデータ転送回路のＤ
ＭＡデータ制御回路のブロック構成図。 １．５・・・アドレスラッチ回路、２〜４・・・双方向
バッファ回路、６・・・ＤＭＡデータ制御回路、１０・
・・オア回路、１１・・・ナンド回路、１２・・・３人
力ナンド回路、１３・・・アンド回路、１４・・・イン
バータ回路、２０・・・アドレスバス、２１・・・上位
側データバス、２２・・・下位側データバス、２３・・
・アドレスデータバス、２４・・・マイクロプロセッサ
からのアドレスラッチ信号、２５・・・方向制御信号、
２６・・・ＤＭＡコントローラからのアドレスラッチ信
号、３０・・・バイトハイイネーブル信号、３１・・・
アドレスＡＯ信号、３２・・・データイネーブル信号、
３３・・・インタラブドアクツリッヂ信号、３４・・・
チップセレトク信号、３５・・・アドレスイネーブル信
号、１００・・・マイクロプロセッサアドレス制御信号
、１０１・・・上位側データ制御信号、１０２．１０３
・・・下位側データ制御信号、１０４・・・ＤＭＡアド
レス制御信号。 第 図 実施例 ＤＭＡデータ制御回路 第２図
Claims (1)
- 【特許請求の範囲】 １、アドレスデータバスとアドレスバスとの間に挿入さ
れマイクロプロセッサから第一のアドレスラッチ信号を
入力する第一のアドレスラッチ回路と、 上記アドレスデータバスとアドレスバスとの間に挿入さ
れＤＭＡコントローラから第二のアドレスラッチ信号を
入力する第二のアドレスラッチ回路と、 上記アドレスデータバスの上位側と上位側データバスと
の間に挿入された第一の双方向バッファ回路と、 上記アドレスデータバスの上位側と下位側データバスと
の間に挿入された第二の双方向バッファ回路と、 上記アドレスデータバスの下位側と上記下位側データバ
スとの間に挿入された第三の双方向バッファ回路と を備えた１６ビットＤＭＡデータ転送回路において、 上記マイクロプロセッサまたは上記ＤＭＡコントローラ
からの制御信号に基づいてデータ転送のモードを識別し
その識別結果に基づいて該当するアドレスラッチ回路お
よび双方向バッファ回路にイネーブル信号を与えてこの
両回路をバイト単位またはワード単位にアクティブ状態
にするＤＭＡデータ制御回路を備えた ことを特徴とする１６ビットＤＭＡデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28109288A JPH02127750A (ja) | 1988-11-07 | 1988-11-07 | １６ビットｄｍａデータ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28109288A JPH02127750A (ja) | 1988-11-07 | 1988-11-07 | １６ビットｄｍａデータ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02127750A true JPH02127750A (ja) | 1990-05-16 |
Family
ID=17634227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28109288A Pending JPH02127750A (ja) | 1988-11-07 | 1988-11-07 | １６ビットｄｍａデータ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02127750A (ja) |
-
1988
- 1988-11-07 JP JP28109288A patent/JPH02127750A/ja active Pending
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