JPH01194052A - ディジタル信号処理プロセッサのデータ入出力回路 - Google Patents
ディジタル信号処理プロセッサのデータ入出力回路Info
- Publication number
- JPH01194052A JPH01194052A JP1904288A JP1904288A JPH01194052A JP H01194052 A JPH01194052 A JP H01194052A JP 1904288 A JP1904288 A JP 1904288A JP 1904288 A JP1904288 A JP 1904288A JP H01194052 A JPH01194052 A JP H01194052A
- Authority
- JP
- Japan
- Prior art keywords
- data
- dsp
- dual port
- ram
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Complex Calculations (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル信号処理などのために使用され
る特殊なマイクロプロセッサであろディジタル信号処理
プロセッサ（Ｄｉｇｉｔａｌ ５ｉ（ｎａｌ）’ｒｏ−
ｃｅｓｓｏｒ；以下ＤＳＰと略記）に対するデータの入
出力を行う回路に関するものである。
る特殊なマイクロプロセッサであろディジタル信号処理
プロセッサ（Ｄｉｇｉｔａｌ ５ｉ（ｎａｌ）’ｒｏ−
ｃｅｓｓｏｒ；以下ＤＳＰと略記）に対するデータの入
出力を行う回路に関するものである。
第２図は、たとえばＩ ＥＥＥの国際学会で発表された
論文（Ｔｏｓｈｉｔａｋａ Ｔ 、 ｅｔ、ａｌ、
”ＡＨＩＧＨＰＥＲＦＯＲＭ人ＮＣＥ ＬＳＩ Ｄ
ＩＧＩＴＡＬ ５ＩＧＮ人Ｌ ＰＲＯＣＥＳＳＯＲ
ＦＯＲＣＯＭＭＵＮＩＣ人Ｔｌ０Ｎ ″ Ｐｒｏｃ、
ｏｆ ＩＣＣ’ ８３ Ａ５ 。
論文（Ｔｏｓｈｉｔａｋａ Ｔ 、 ｅｔ、ａｌ、
”ＡＨＩＧＨＰＥＲＦＯＲＭ人ＮＣＥ ＬＳＩ Ｄ
ＩＧＩＴＡＬ ５ＩＧＮ人Ｌ ＰＲＯＣＥＳＳＯＲ
ＦＯＲＣＯＭＭＵＮＩＣ人Ｔｌ０Ｎ ″ Ｐｒｏｃ、
ｏｆ ＩＣＣ’ ８３ Ａ５ 。
６）のＦｉｇ、 ７に示された従来のＤＳＰの入出力回
路を示す構成図であり２図において、（１）はＤＳＰ。
路を示す構成図であり２図において、（１）はＤＳＰ。
（２）はこのＤ Ｓ Ｐ （１１に接続されたＲ Ａ
Ｍ （ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ） 、
（３１は上記Ｄ Ｓ Ｐ ｆｌ）と外部回路との間に設
けられた双方向性のバッファ、（５）は上記Ｄ Ｓ、
Ｐ ｆｉｌに接続されたＲ ＯＭ （Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒｙ） 。
Ｍ （ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ） 、
（３１は上記Ｄ Ｓ Ｐ ｆｌ）と外部回路との間に設
けられた双方向性のバッファ、（５）は上記Ｄ Ｓ、
Ｐ ｆｉｌに接続されたＲ ＯＭ （Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒｙ） 。
（１１）はＤ Ｓ Ｐ＋１１． ＲＡＭｆ２１及びバッ
ファ（３）に接続されたデータバス信号線Ａ、 （１３
）は外部回路と上部バッファ（３）とに接続されたデー
タバス信号綿Ｃ２（１４）はＲＡＭアドレス信号線Ａ、
（１６）はバッファ制御信号線、 （１７）はＲＯＭ
データ信号線、 （１８）はＲＯＭアドレス信号線であ
る。
ファ（３）に接続されたデータバス信号線Ａ、 （１３
）は外部回路と上部バッファ（３）とに接続されたデー
タバス信号綿Ｃ２（１４）はＲＡＭアドレス信号線Ａ、
（１６）はバッファ制御信号線、 （１７）はＲＯＭ
データ信号線、 （１８）はＲＯＭアドレス信号線であ
る。
次に動作について説明する。ＲＯＭ （５１１ｃ ＋ｔ
Ｄ ＳＰ（１）の命令語がデータとして格納されてお
り、ＲＯＭアドレス信号線（１８）によって伝えられた
アドレスのデータがＲＯＭ （５］からＲＯＭデータ信
号線（１７）を通じてＤ Ｓ Ｐ （１１に与えられる
。なお、ＲＯＭ（５）に格納されているデータは命令語
以外に固定（定数）データが含まれる場合もある。Ｄ
Ｓ Ｐ （１１が処理の対称とするデータは、外部回路
からバッファ（３）を介してデータバス信号線Ｃ（１３
）及びデータバス信号線Ａ（１１）を通してＤ Ｓ Ｐ
ｆｉｌに与えられる。また逆に処理結果がＤ Ｓ Ｐ
（１）から外部回路に出力される場合は同様の経路を
逆方向にデータが流れることになる。このような外部回
路からのＤＳＰに体゛するデータの入出力において、デ
ータバス信号線Ａ （１１）とデータバス信号＠Ｃ（１
３）の間に位置するバッファの制御、即ち信号の伝達／
連断及び伝達時の方向などの制御はバッファ制御信号線
（１６）を通じてＤ Ｓ Ｐ （１１が行う。またＤ
Ｓ Ｐ ｆｉｌの中間処理結果などのデータを格納する
ためのＲＡＭ（２）がデータバス信号線Ａ （１１）に
接続されており。
Ｄ ＳＰ（１）の命令語がデータとして格納されてお
り、ＲＯＭアドレス信号線（１８）によって伝えられた
アドレスのデータがＲＯＭ （５］からＲＯＭデータ信
号線（１７）を通じてＤ Ｓ Ｐ （１１に与えられる
。なお、ＲＯＭ（５）に格納されているデータは命令語
以外に固定（定数）データが含まれる場合もある。Ｄ
Ｓ Ｐ （１１が処理の対称とするデータは、外部回路
からバッファ（３）を介してデータバス信号線Ｃ（１３
）及びデータバス信号線Ａ（１１）を通してＤ Ｓ Ｐ
ｆｉｌに与えられる。また逆に処理結果がＤ Ｓ Ｐ
（１）から外部回路に出力される場合は同様の経路を
逆方向にデータが流れることになる。このような外部回
路からのＤＳＰに体゛するデータの入出力において、デ
ータバス信号線Ａ （１１）とデータバス信号＠Ｃ（１
３）の間に位置するバッファの制御、即ち信号の伝達／
連断及び伝達時の方向などの制御はバッファ制御信号線
（１６）を通じてＤ Ｓ Ｐ （１１が行う。またＤ
Ｓ Ｐ ｆｉｌの中間処理結果などのデータを格納する
ためのＲＡＭ（２）がデータバス信号線Ａ （１１）に
接続されており。
同信号線を介してＤ Ｓ Ｐ （１１との間でデータの
受渡しを行う。この際のＲＡ Ｍ ＋２１のアドレスの
値は。
受渡しを行う。この際のＲＡ Ｍ ＋２１のアドレスの
値は。
ＲＡＭアドレス信号線（１４）を用いてＤ Ｓ Ｐ （
１４）からＲＡ Ｍ （２）に与えられろ。
１４）からＲＡ Ｍ （２）に与えられろ。
従来のディジタル信号処理プロセッサ（ＤＳＰ）の入出
力回路は以上のように構成されているので、ＤＳＰの外
部メモリ （ＲＡＭ）にアクセスしたデータと外部から
の入出力データが衝突を起こさないように制御して動作
させねばならず、しかもＲＡＭへのアクセスとデータの
入出力は同時に行えないため時間的な損失も大きい。ま
た、データの入出力とＲＡＭへのアクセスを同時に行う
とすれば、ＤＳＰの信号線を入出力データ用とＲＡＭ用
に別々に設けねばならずＤＳＰのピン数が増大してしま
う等の課題があった。
力回路は以上のように構成されているので、ＤＳＰの外
部メモリ （ＲＡＭ）にアクセスしたデータと外部から
の入出力データが衝突を起こさないように制御して動作
させねばならず、しかもＲＡＭへのアクセスとデータの
入出力は同時に行えないため時間的な損失も大きい。ま
た、データの入出力とＲＡＭへのアクセスを同時に行う
とすれば、ＤＳＰの信号線を入出力データ用とＲＡＭ用
に別々に設けねばならずＤＳＰのピン数が増大してしま
う等の課題があった。
この発明は、上記のような課題を解消するためになされ
たもので、ＲＡＭ用とデータ入出力用のパスが分かれて
いないＤＳＰにおいてもＲＡＭへのアクセスとデータの
入出力が同時に入出力回路を得ることを目的とする。
たもので、ＲＡＭ用とデータ入出力用のパスが分かれて
いないＤＳＰにおいてもＲＡＭへのアクセスとデータの
入出力が同時に入出力回路を得ることを目的とする。
この発明に係るＤＩＰの入出力回路は、外部メモリに通
常のＲＡＭの代わりにデュアルポートＲＡＭ （アドレ
スとデータ及び書き込み、読み出しの制御用の端子を２
組持つＲＡＭ）を使用するとともに、デュアルポートＲ
ＡＭを介してデータの入出力を行うためのアドレス制御
回路を設けたものである。
常のＲＡＭの代わりにデュアルポートＲＡＭ （アドレ
スとデータ及び書き込み、読み出しの制御用の端子を２
組持つＲＡＭ）を使用するとともに、デュアルポートＲ
ＡＭを介してデータの入出力を行うためのアドレス制御
回路を設けたものである。
この発明においては、ＤＳＰの外部メモリにデュアルポ
ートＲＡＭを用いたことにより、で−たの入出力を直接
ＤＳＰのデータバスによって行うのではなく、デュアル
ポートＲＡＭの一方のデータ入出力端子を使用すればよ
い。したがって。
ートＲＡＭを用いたことにより、で−たの入出力を直接
ＤＳＰのデータバスによって行うのではなく、デュアル
ポートＲＡＭの一方のデータ入出力端子を使用すればよ
い。したがって。
ＤＳＰが外部メモリへのアクセスを行っている時にも外
部からデータの入出力を同時に行うことも可能である。
部からデータの入出力を同時に行うことも可能である。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はＤ Ｓ Ｐ 、 （２）はＤＳＰ
（１）の外部メモリとして接続されたデュアルポートＲ
ＡＭ、（３）は上記デュアルポート ＲＡ Ｍ （２）
と外部回路との間に設けられた双方向性のバッファ、（
４）はデュアルポートＲＡ Ｍ （２１のアドレス制御
及びバッファ（３）の制御のために設けられた制御部、
（５）はＤ Ｓ Ｐ （１１に接続されたＲＯＭ、（１
１）はＤ Ｓ Ｐ （１１とデュアルポートＲＡ Ｍ
（２）の間に設けられたデータバス信号線Ａ、 （１２
）はデュアルポート、ＲＡＭ（２）とバッファ（３）の
間に設けられたデータバス信号＠Ｂ。
図において、（１）はＤ Ｓ Ｐ 、 （２）はＤＳＰ
（１）の外部メモリとして接続されたデュアルポートＲ
ＡＭ、（３）は上記デュアルポート ＲＡ Ｍ （２）
と外部回路との間に設けられた双方向性のバッファ、（
４）はデュアルポートＲＡ Ｍ （２１のアドレス制御
及びバッファ（３）の制御のために設けられた制御部、
（５）はＤ Ｓ Ｐ （１１に接続されたＲＯＭ、（１
１）はＤ Ｓ Ｐ （１１とデュアルポートＲＡ Ｍ
（２）の間に設けられたデータバス信号線Ａ、 （１２
）はデュアルポート、ＲＡＭ（２）とバッファ（３）の
間に設けられたデータバス信号＠Ｂ。
（１３）は外部回路とバッファ（３）との間に設けられ
たデータバス信号線Ｃ，（１４）はＤ Ｓ Ｐ （１１
とデュアルポート ＲＡ Ｍ （２１の間に設けられた
ＲＡＭアドレス信号＠Ａ、 （１５）は制御部（４）と
デュアルポートＲＡＭ（２）の間に設けられＲＡＭアド
レス信号線Ｂ。
たデータバス信号線Ｃ，（１４）はＤ Ｓ Ｐ （１１
とデュアルポート ＲＡ Ｍ （２１の間に設けられた
ＲＡＭアドレス信号＠Ａ、 （１５）は制御部（４）と
デュアルポートＲＡＭ（２）の間に設けられＲＡＭアド
レス信号線Ｂ。
（１６）は制御部（４）とバッファ（３）の間に設けら
れたバッファ制御信号線、 （１７）はＲＯＭ ＋５）
とＤ Ｓ Ｐ ｔｌ）の間に設けられたＲＯＭデータ信
号線、 （１８）は同じ＜ ＲＯＭアドレス信号線であ
る。
れたバッファ制御信号線、 （１７）はＲＯＭ ＋５）
とＤ Ｓ Ｐ ｔｌ）の間に設けられたＲＯＭデータ信
号線、 （１８）は同じ＜ ＲＯＭアドレス信号線であ
る。
次に動作を説明する。ここで、まずデュアルポートＲＡ
Ｍ（２＋について述べる。
Ｍ（２＋について述べる。
デュアルポートＲＡＭとは、メモリ内部のメモリセルに
対して対立した二つのアクセス系統を有するメモリであ
り、データとアドレスとの端子を２組有している。つま
り通常のＲＡＭと違い。
対して対立した二つのアクセス系統を有するメモリであ
り、データとアドレスとの端子を２組有している。つま
り通常のＲＡＭと違い。
２つの独立した系が容易にメモリを共有できるという特
徴を持っている。本実施例の場合では、ＤＳＰ（１１と
バッファ（３）がこのデュアルポートＲＡＭ（２）を共
有する構成となっている。Ｄ Ｓ Ｐ （１）側からみ
た場合、デュアルポートＲＡ Ｍ （２）はＤＳＰの外
部メモリとして機能し、バッファ（３）即ち外部回路側
から見た場合にはＤＳＰに対する入出力ポートとして機
能するるものである。
徴を持っている。本実施例の場合では、ＤＳＰ（１１と
バッファ（３）がこのデュアルポートＲＡＭ（２）を共
有する構成となっている。Ｄ Ｓ Ｐ （１）側からみ
た場合、デュアルポートＲＡ Ｍ （２）はＤＳＰの外
部メモリとして機能し、バッファ（３）即ち外部回路側
から見た場合にはＤＳＰに対する入出力ポートとして機
能するるものである。
本実施例の場合、外部回路からＤ Ｓ Ｐ ｆｉｌに対
してデータを入力するには、まずあらかじめデュアルポ
ートＲＡＭ＋２１の特定のアドレス領域をデータの入力
用として用意しておき、制御部（４）によりアドレス信
号１（１５）を通じて設定されたアドレスに対し、バッ
ファ（３）を介してデータを書き込む。
してデータを入力するには、まずあらかじめデュアルポ
ートＲＡＭ＋２１の特定のアドレス領域をデータの入力
用として用意しておき、制御部（４）によりアドレス信
号１（１５）を通じて設定されたアドレスに対し、バッ
ファ（３）を介してデータを書き込む。
この時、入力データはデータバス信号ＩＩ（１３）及び
データバス信号線Ｂ （１２）により伝えられ、バッフ
ァ（３）の信号伝達方向はバッファ制御信号線（１６）
を通じて制御部（４）が指示する。次にＤ Ｓ Ｐ ［
１１はＲＡＭアドレス信号線（１４）を通じてデュアル
ポートＲＡ Ｍ ＋２１のアドレス値（上記特定領域）
を設定し。
データバス信号線Ｂ （１２）により伝えられ、バッフ
ァ（３）の信号伝達方向はバッファ制御信号線（１６）
を通じて制御部（４）が指示する。次にＤ Ｓ Ｐ ［
１１はＲＡＭアドレス信号線（１４）を通じてデュアル
ポートＲＡ Ｍ ＋２１のアドレス値（上記特定領域）
を設定し。
同メモリから出力されたデータをデータバス信号１Ａ（
１１）を通じて受は取る。
１１）を通じて受は取る。
また逆にＤ Ｓ Ｐ （１）から外部回路に対してデー
タを出力するには、まずＤ Ｓ Ｐ （１１からデュア
ルポート、ＲＡＭ＋２１にデータを書き込み２次にバッ
ファ（３）を通じてデュアルポーｈＲＡＭ（２１から外
部回路に出力させることになり、データの経路及び個々
の動作はデータ入力の場合と同様である。
タを出力するには、まずＤ Ｓ Ｐ （１１からデュア
ルポート、ＲＡＭ＋２１にデータを書き込み２次にバッ
ファ（３）を通じてデュアルポーｈＲＡＭ（２１から外
部回路に出力させることになり、データの経路及び個々
の動作はデータ入力の場合と同様である。
ＲＯＭ（５１，ＲＯＭデータ信号線（１７）及びＲＯＭ
アドレス信号線（１８）については第２図を用いて説明
した従来の技術と同様に動作するので２重複した説明は
省略する。
アドレス信号線（１８）については第２図を用いて説明
した従来の技術と同様に動作するので２重複した説明は
省略する。
以上のように、この発明によれば、ＤＳＰの外部メモリ
としてデュアルポートＲＡＭを用いるという簡単な構成
により、外部メモリへのアクセスとデータの入出力が同
時に可能となり２両者の衝突を避けるために、ハードウ
ェア及びＤＳＰのソフトウェアに複雑な設計を要しない
。
としてデュアルポートＲＡＭを用いるという簡単な構成
により、外部メモリへのアクセスとデータの入出力が同
時に可能となり２両者の衝突を避けるために、ハードウ
ェア及びＤＳＰのソフトウェアに複雑な設計を要しない
。
第１図はこの発明の一実施例によるブロック図、第２図
は従来の構成を示すブロック図である。 （１）はＤ Ｓ Ｐ 、 （２１はデュアルポートＲＡ
Ｍ、（３１はバッファ、（４）は制御部、（５）はＲＯ
Ｍ、（１１）はデータバス信号線Ａ、 （１２）はデー
タバス信号線Ｂ。 （１３）はデータバス信号綿Ｃ，（１４）はＲＡＭアド
レス信号線Ａ、（１５）はＲＡＭ７ Ｆレス（ｉ号ＭＢ
、（１６）はバッファ制御信号線、 （１７）はＲＯＭ
データ信号線、 （１８）はＲＯＭアドレス信号線。 なお２図中同一符号は同一、又は相当部分を示す。
は従来の構成を示すブロック図である。 （１）はＤ Ｓ Ｐ 、 （２１はデュアルポートＲＡ
Ｍ、（３１はバッファ、（４）は制御部、（５）はＲＯ
Ｍ、（１１）はデータバス信号線Ａ、 （１２）はデー
タバス信号線Ｂ。 （１３）はデータバス信号綿Ｃ，（１４）はＲＡＭアド
レス信号線Ａ、（１５）はＲＡＭ７ Ｆレス（ｉ号ＭＢ
、（１６）はバッファ制御信号線、 （１７）はＲＯＭ
データ信号線、 （１８）はＲＯＭアドレス信号線。 なお２図中同一符号は同一、又は相当部分を示す。
Claims (1)
- ディジタル信号処理プロセッサ、このディジタル信号
処理プロセッサのデータバス端子と片方のデータ入出力
端子が接続されたデュアルポートＲＡＭ、このデュアル
ポートＲＡＭのもう一方のデータ入出力端子と接続され
た双方向性のバッファ、外部回路からのデータ入出力用
の上記デュアルポートＲＡＭの一方のアドレス信号及び
バッファ制御信号を発生する制御部を備えたことを特徴
とするディジタル信号処理プロセッサのデータ入出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1904288A JPH01194052A (ja) | 1988-01-29 | 1988-01-29 | ディジタル信号処理プロセッサのデータ入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1904288A JPH01194052A (ja) | 1988-01-29 | 1988-01-29 | ディジタル信号処理プロセッサのデータ入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194052A true JPH01194052A (ja) | 1989-08-04 |
Family
ID=11988367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1904288A Pending JPH01194052A (ja) | 1988-01-29 | 1988-01-29 | ディジタル信号処理プロセッサのデータ入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003078546A (ja) * | 2001-08-30 | 2003-03-14 | Nec Eng Ltd | データ処理回路 |
| KR100655544B1 (ko) * | 2005-01-11 | 2006-12-08 | 엘지전자 주식회사 | 멀티미디어 이동 단말기의 외장 메모리 처리방법 및 그 장치 |
-
1988
- 1988-01-29 JP JP1904288A patent/JPH01194052A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003078546A (ja) * | 2001-08-30 | 2003-03-14 | Nec Eng Ltd | データ処理回路 |
| KR100655544B1 (ko) * | 2005-01-11 | 2006-12-08 | 엘지전자 주식회사 | 멀티미디어 이동 단말기의 외장 메모리 처리방법 및 그 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01194052A (ja) | ディジタル信号処理プロセッサのデータ入出力回路 | |
| JPS60144857A (ja) | Ｃｐｕ周辺回路 | |
| JPS59151371A (ja) | 半導体メモリ素子 | |
| JP2975638B2 (ja) | 半導体集積回路 | |
| JPS62217481A (ja) | マルチポ−トメモリ回路 | |
| JPH0713859B2 (ja) | マルチポートメモリ装置 | |
| JP2884620B2 (ja) | ディジタル画像処理装置 | |
| JPS63225846A (ja) | アドレス変換機構付マルチポ−トメモリ | |
| JPH06175929A (ja) | 二重化主記憶装置 | |
| JPS63249235A (ja) | アドレスデコ−ダ回路 | |
| JPS60114954A (ja) | 超小形計算機 | |
| JPH03189755A (ja) | メモリ間転送装置 | |
| JPH0225953A (ja) | 半導体集積回路装置 | |
| JPH02257241A (ja) | メモリアクセス競合改善方式 | |
| JPS6315353A (ja) | デ−タ転送回路 | |
| JPS59167764A (ja) | メモリアクセス方式 | |
| JPH0695975A (ja) | Ｒａｍアクセス回路 | |
| JPH04130917A (ja) | 電子ディスク装置 | |
| JPH01125621A (ja) | レジスタセット方式 | |
| JPH01169548A (ja) | ステージトレーサ | |
| JPH02224162A (ja) | メモリ制御装置 | |
| JPS63172341A (ja) | 電子卓上計算機 | |
| JPS63217444A (ja) | 多重ポ−トメモリ | |
| JPH0497455A (ja) | メモリ制御回路 | |
| JPH01125646A (ja) | 情報処理装置 |