JPH02128201A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH02128201A JPH02128201A JP28139388A JP28139388A JPH02128201A JP H02128201 A JPH02128201 A JP H02128201A JP 28139388 A JP28139388 A JP 28139388A JP 28139388 A JP28139388 A JP 28139388A JP H02128201 A JPH02128201 A JP H02128201A
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- JP
- Japan
- Prior art keywords
- memory
- transfer
- signal
- data
- bus
- Prior art date
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- Pending
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- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は制御対象機器との間で動作制御信号の授受を行
うプログラマブルコントローラに関する。
うプログラマブルコントローラに関する。
（従来の技術）
従来から、一般によく知られているプログラマブルコン
トローラの通信回路の構成を第５図に示す。
トローラの通信回路の構成を第５図に示す。
第５図において、プログラマブルコントローラが複数の
制御対象機器からシーケンス演算の対象となるデータ信
号を受信する場合、ＣＰＩＩＩはバスインターフェース
８に対して、マザーバスと接続すべきＩｌｏを指示し、
対応するＩ１０バスｍとマザーバスｌを接続させる。
制御対象機器からシーケンス演算の対象となるデータ信
号を受信する場合、ＣＰＩＩＩはバスインターフェース
８に対して、マザーバスと接続すべきＩｌｏを指示し、
対応するＩ１０バスｍとマザーバスｌを接続させる。
制御対象機器から送られてきた信号は、インターフェー
ス（Ｉｌｏ） ７により、例えばシリアル信号からパ
ラレル信号に変換されたり、信号の電圧レベルが転送用
レベルから制御処理用レベルニ変換され、 Ｉ１０バス
ｍ、バスインターフェース８、マザーバス（共通バス）
ＪＺを介してＣＰＵＩに送られる０次にＣＰＩＩＩは受
信した信号の数値、制御命令等の内容を識別し、識別結
果を制御対象機器と対応するデータメモリ５の指定領域
に書き込む。
ス（Ｉｌｏ） ７により、例えばシリアル信号からパ
ラレル信号に変換されたり、信号の電圧レベルが転送用
レベルから制御処理用レベルニ変換され、 Ｉ１０バス
ｍ、バスインターフェース８、マザーバス（共通バス）
ＪＺを介してＣＰＵＩに送られる０次にＣＰＩＩＩは受
信した信号の数値、制御命令等の内容を識別し、識別結
果を制御対象機器と対応するデータメモリ５の指定領域
に書き込む。
以下、ｃｐｕｔは上述の手順を繰り返し、第２番目以降
のｌ１０７から順にデータ信号を読み出し、続いてデー
タメモリ５に書き込む処理を行う。次に、データ信号の
受信処理を終了するとＣＰＩＩＩはデータメモリ５に格
納されたデータ信号に基いて、ユーザが作成したシーケ
ンスプログラムを実行し、その演算結果をそれぞれデー
タメモリ５に書き込んだ後、データメモリ５から順次制
御対象機器毎に送信すべき情報を読み出し、バスインタ
ーフェース８、ｌ１０７を介して制御対象機器に動作を
指示する制御信号を送出している。
のｌ１０７から順にデータ信号を読み出し、続いてデー
タメモリ５に書き込む処理を行う。次に、データ信号の
受信処理を終了するとＣＰＩＩＩはデータメモリ５に格
納されたデータ信号に基いて、ユーザが作成したシーケ
ンスプログラムを実行し、その演算結果をそれぞれデー
タメモリ５に書き込んだ後、データメモリ５から順次制
御対象機器毎に送信すべき情報を読み出し、バスインタ
ーフェース８、ｌ１０７を介して制御対象機器に動作を
指示する制御信号を送出している。
（発明が解決しようとする課題〕
しかしながら従来のプログラマブルコントローラでは例
えば受信処理においてはＣＰＵ１７＞月１０バスインタ
ーフェース８からデータメモリ５へ直接データ信号を送
出させることはできないので、ＣＰＵＩがバスインター
フェース８からデータ信号を読み取って、この読み取り
データ信号をデータメモリへの書き込みを行なわなけれ
ばならない。
えば受信処理においてはＣＰＵ１７＞月１０バスインタ
ーフェース８からデータメモリ５へ直接データ信号を送
出させることはできないので、ＣＰＵＩがバスインター
フェース８からデータ信号を読み取って、この読み取り
データ信号をデータメモリへの書き込みを行なわなけれ
ばならない。
その結果、バスインターフェース８およびデータメモリ
５のアクセス毎にＣＰｌｊｌは、アドレス信号、書き込
み信号、読み出し信号、データ信号を通信関連回路に送
出するという煩雑な制御動作を時系列的に行なわなけれ
ばならないので、通信処理に時間がかかるという不具合
があった。
５のアクセス毎にＣＰｌｊｌは、アドレス信号、書き込
み信号、読み出し信号、データ信号を通信関連回路に送
出するという煩雑な制御動作を時系列的に行なわなけれ
ばならないので、通信処理に時間がかかるという不具合
があった。
そこで、本発明の目的はこのような不具合を解消し、複
数のインターフェースと送受信する信号を直接メモリに
読み書きすることにより制御対象機器との通信処理をよ
り高速に実行することが可能なプログラマブルコントロ
ーラを提供することにある。
数のインターフェースと送受信する信号を直接メモリに
読み書きすることにより制御対象機器との通信処理をよ
り高速に実行することが可能なプログラマブルコントロ
ーラを提供することにある。
（課題を解決するための手段〕
このような目的を達成するために、本発明は、共通バス
に接続し、シーケンス演算用のブータラ記憶するメモリ
と、共通バスに接続し、メモリからデータを読み出して
シーケンス演算を実行し、その演算結果をメモリに書き
込むシーケンス演算用プロセッサと、２つの信号入出力
端を有し、方の信号入出力端と複数の外部制御対象機器
に対する複数の信号伝送路とを接続し、かつ他方の信号
入出力端と共通バスとを接続し、信号入出力端を通じて
複数の外部制御対象機器との間で送受信する信号をシー
ケンス演算のデータとして予め定めた転送順に従ってメ
モリに読み出しまたは書き込みする転送専用プロセッサ
とを具えたことを特徴とする。
に接続し、シーケンス演算用のブータラ記憶するメモリ
と、共通バスに接続し、メモリからデータを読み出して
シーケンス演算を実行し、その演算結果をメモリに書き
込むシーケンス演算用プロセッサと、２つの信号入出力
端を有し、方の信号入出力端と複数の外部制御対象機器
に対する複数の信号伝送路とを接続し、かつ他方の信号
入出力端と共通バスとを接続し、信号入出力端を通じて
複数の外部制御対象機器との間で送受信する信号をシー
ケンス演算のデータとして予め定めた転送順に従ってメ
モリに読み出しまたは書き込みする転送専用プロセッサ
とを具えたことを特徴とする。
本発明では転送専用プロセッサを共通バスに接続してバ
スインターフェースを介さず直接メモリに送受信信号を
読み書きするようになったので、バスインターフェース
を介してメモリに信号を読み書きする従来のプログラマ
ブルコントローラに比べて、バスインターフェースに対
する接続伝送路の選択処理が不要となるので、その処理
時間分通信処理が短縮され、従来よりも高速な通信処理
を行うことができる。
スインターフェースを介さず直接メモリに送受信信号を
読み書きするようになったので、バスインターフェース
を介してメモリに信号を読み書きする従来のプログラマ
ブルコントローラに比べて、バスインターフェースに対
する接続伝送路の選択処理が不要となるので、その処理
時間分通信処理が短縮され、従来よりも高速な通信処理
を行うことができる。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明実施例の基本構成を示す。
第１図において、２００は共通バス１００に接続し、シ
ーケンス演算用のデータを記憶するメモリである。
ーケンス演算用のデータを記憶するメモリである。
３００は前記共通バスに接続し、前記メモリから前記デ
ータを読み出して前記シーケンス演算を実行し、その演
算結果を前記メモリに書き込むシーケンス演算用プロセ
ッサである。
ータを読み出して前記シーケンス演算を実行し、その演
算結果を前記メモリに書き込むシーケンス演算用プロセ
ッサである。
５００は２つの信号入出力端を有し、一方の前記信号入
出力端と複数の外部制御対象機器に対する複数の信号伝
送路４００とを接続し、かつ他方の前記信号入出力端と
前記共通バスとを接続し、前記信号入出力端を通じて前
記複数の外部制御対象機器との間で送受信する信号を前
記シーケンス演算のデータとして予め定めた転送順に従
って前記メそりに読み出しまたは書き込みする転送専用
プロセッサである。
出力端と複数の外部制御対象機器に対する複数の信号伝
送路４００とを接続し、かつ他方の前記信号入出力端と
前記共通バスとを接続し、前記信号入出力端を通じて前
記複数の外部制御対象機器との間で送受信する信号を前
記シーケンス演算のデータとして予め定めた転送順に従
って前記メそりに読み出しまたは書き込みする転送専用
プロセッサである。
第２図は本発明実施例の具体的な回路構成を示す。
第２図において、第５図に示す従来例と同様の箇所には
同一の符号を付し、その詳細な説明を省略する。
同一の符号を付し、その詳細な説明を省略する。
第２図において、６は停電時において、本発明に関わる
第３図示の制御手順を記憶しておくリードオンリメモリ
（ＲＯＭ）である、３はシステム作動の間の上記制御手
順を記憶しておくランダムアクセスメモリ（ＲＡＭ）で
あり、システム電源の投入に応じてＲＯＭ６から制御手
順が転送される。
第３図示の制御手順を記憶しておくリードオンリメモリ
（ＲＯＭ）である、３はシステム作動の間の上記制御手
順を記憶しておくランダムアクセスメモリ（ＲＡＭ）で
あり、システム電源の投入に応じてＲＯＭ６から制御手
順が転送される。
なお、この制御手順の転送処理は従来から周知なので詳
細な説明を省略する。
細な説明を省略する。
２はシステム電源の投入に応じてＲＡＭ３に格納された
通信処理用の制御手順を実行する演算回路（プロセッサ
）であり、本例では集積化したＬＳＩチップを使用する
。ＬＳＩに代わり、二つの入出力端を有するＣＰＵや演
算回路を用いることも可能である。
通信処理用の制御手順を実行する演算回路（プロセッサ
）であり、本例では集積化したＬＳＩチップを使用する
。ＬＳＩに代わり、二つの入出力端を有するＣＰＵや演
算回路を用いることも可能である。
転送専用ＬＳＩ２は、マザーバスλおよびＩ１０バスｍ
と接続し、各ｌ１０７から順次に読み出したデータ信号
をデータメモリ５に直接書き込む処理およびデータメモ
リ５から直接読み出したデータ信号を所定の■１０７に
送出する処理を行う。
と接続し、各ｌ１０７から順次に読み出したデータ信号
をデータメモリ５に直接書き込む処理およびデータメモ
リ５から直接読み出したデータ信号を所定の■１０７に
送出する処理を行う。
本実施例は複数のＩｌｏから送受信する信号をバスイン
ターフェースを介さず直接データメモリ５にアクセスす
る回路（転送専用ＬＳＩ２）を設け、そのアクセスの間
はＣＰＵＩとの動作を停止させ、ＣＰＵ２のシーケンス
演算処理を禁止するようにしたことに特徴がある。
ターフェースを介さず直接データメモリ５にアクセスす
る回路（転送専用ＬＳＩ２）を設け、そのアクセスの間
はＣＰＵＩとの動作を停止させ、ＣＰＵ２のシーケンス
演算処理を禁止するようにしたことに特徴がある。
第３図は第２図に示す回路の具体的な信号内容を示す。
第３図において、マザーバス（共通バス）Ｉ！、はＣＰ
旧および転送専用ＬＳＩ２のそれぞれから出力可能な次
の信号を、各メモリに対して伝送する。すなわち、メモ
リに対する書き込み指示を行うリード信号、メモリから
の読み出しを指示するライト信号、読み書きするメモリ
のアドレス領域を指示するアドレス信号および読み／書
き対象のデータ信号が各メモリの読み書きに用いられる
。
旧および転送専用ＬＳＩ２のそれぞれから出力可能な次
の信号を、各メモリに対して伝送する。すなわち、メモ
リに対する書き込み指示を行うリード信号、メモリから
の読み出しを指示するライト信号、読み書きするメモリ
のアドレス領域を指示するアドレス信号および読み／書
き対象のデータ信号が各メモリの読み書きに用いられる
。
転送専用ＬＳＩ２と転送プログラムメモリ３との間の信
号バスおよび転送用ＬＳＩと各ｌ１０７との接続バスも
上述の信号線構成となっている。また、通信処理を行う
ときに転送専用ＬＳＩ２からＣＰ旧に停止（）ＩＯＬＤ
）要求を行うＨＯＬＤ要求信号２ＡとＣＰＵＩからのＨ
ＯＬＤ要求に応答する信号ＩＡとがＣＰＵ２と転送用Ｌ
ＳＩ２どの間で授受される。
号バスおよび転送用ＬＳＩと各ｌ１０７との接続バスも
上述の信号線構成となっている。また、通信処理を行う
ときに転送専用ＬＳＩ２からＣＰ旧に停止（）ＩＯＬＤ
）要求を行うＨＯＬＤ要求信号２ＡとＣＰＵＩからのＨ
ＯＬＤ要求に応答する信号ＩＡとがＣＰＵ２と転送用Ｌ
ＳＩ２どの間で授受される。
次に第４図のフローチャートを参照して第３図に示す回
路の動作説明を行う。
路の動作説明を行う。
第４図示の制御手順はシステム作動時に転送用プログラ
ムメモリ３に格納されており、システム起動に応じて転
送専用ＬＳＩ２から順次読み出され、信号の受信処理、
送信処理に応じて一定周期で繰り返し実行される。
ムメモリ３に格納されており、システム起動に応じて転
送専用ＬＳＩ２から順次読み出され、信号の受信処理、
送信処理に応じて一定周期で繰り返し実行される。
この制御手順を読み出すと、転送専用ＬＳＩ２は、受信
処理を行うときには、転送用プログラムで指定されるｌ
１０７をアドレス指定し、ｌ１０７からのデータ信号を
取り込む。次に、このデータ信号の内容、例えば数値、
制御命令等を識別した後、ＣＰＵＩに対しＨＯＬＤ要求
信号２＾を発生する（ステップｓ１→Ｓ２→Ｓ３→Ｓ４
）。
処理を行うときには、転送用プログラムで指定されるｌ
１０７をアドレス指定し、ｌ１０７からのデータ信号を
取り込む。次に、このデータ信号の内容、例えば数値、
制御命令等を識別した後、ＣＰＵＩに対しＨＯＬＤ要求
信号２＾を発生する（ステップｓ１→Ｓ２→Ｓ３→Ｓ４
）。
ＣＰｔ１ｌからの応答信号ＩＡを受信しＣＰＵＩの停止
を確認した後、転送専用ＬＳＩ２は制御プログラムで指
定されるデータメモリ５のアドレス指定を行い、書き込
み信号を発生し上述のデータ信号に対する識別結果をデ
ータメモリ５に書き込む（ステップＳ５→Ｓ６）。
を確認した後、転送専用ＬＳＩ２は制御プログラムで指
定されるデータメモリ５のアドレス指定を行い、書き込
み信号を発生し上述のデータ信号に対する識別結果をデ
ータメモリ５に書き込む（ステップＳ５→Ｓ６）。
続いて転送専用ＬＳＩ２は出力保持していたＨＯＬＤ要
求信号２＾を解除し、ＣＰＤＩを起動させた後、第１の
ｌ１０７からの信号受信を終了する。
求信号２＾を解除し、ＣＰＤＩを起動させた後、第１の
ｌ１０７からの信号受信を終了する。
続いて、転送プログラムの制御命令を読み出し、この制
御命令が例えば第２のｌ１０７へのデータ送信処理の場
合は、転送専用ＬＳＩ２はＣＰＵ２に対してＨＯＬＤ要
求信号２Ａを出力する（ステップ５１〜Ｓ２→ＳＯ）。
御命令が例えば第２のｌ１０７へのデータ送信処理の場
合は、転送専用ＬＳＩ２はＣＰＵ２に対してＨＯＬＤ要
求信号２Ａを出力する（ステップ５１〜Ｓ２→ＳＯ）。
次に、ＬＳＩ２はＣＰＵ １を停止させた後、データメ
モリ５の転送プログラムで指定されるアドレス指定を行
ってデータメモリ５から送信すべき信号を読み出す。ま
たＣＰＵ２のＨＯＬＤ解除をも行う（ステップＳ１２→
５１３）。続いて、第２のｌ１０７に対応するバス規約
すなわち伝送方式と対応する送信信号に読み出し信号を
変換し、第２のｌ１０７をアドレス指定して出力する（
ステップ５１４）。
モリ５の転送プログラムで指定されるアドレス指定を行
ってデータメモリ５から送信すべき信号を読み出す。ま
たＣＰＵ２のＨＯＬＤ解除をも行う（ステップＳ１２→
５１３）。続いて、第２のｌ１０７に対応するバス規約
すなわち伝送方式と対応する送信信号に読み出し信号を
変換し、第２のｌ１０７をアドレス指定して出力する（
ステップ５１４）。
以下、転送プログラムを順次に実行し、各ｌ１０７どの
間でデータの送受信処理およびデータメモリ５に対する
読み書き処理を転送ＬＳＩ２が繰り返し実行する。
間でデータの送受信処理およびデータメモリ５に対する
読み書き処理を転送ＬＳＩ２が繰り返し実行する。
またＣＰＵがシーケンス演算実行のためにデータメモリ
５から記憶内容を読み出す場合は、ＣＰＤＩ２から転送
専用ＬＳＩ２にＨＯＬＤ要求信号を送出すればよく、Ｈ
ＯＬＤ要求信号を受信している間、転送用ＬＳＩ２は停
止する。
５から記憶内容を読み出す場合は、ＣＰＤＩ２から転送
専用ＬＳＩ２にＨＯＬＤ要求信号を送出すればよく、Ｈ
ＯＬＤ要求信号を受信している間、転送用ＬＳＩ２は停
止する。
本実施例では転送専用ＬＳＩ２が複数のｌ１０７から択
一的にデータ信号の授受を行うようにしたので、従来例
では必要であった通信を行うｌ１０７の指定処理および
ｌ１０７への読み書き処理の２回の処理が本例では１回
で済む。この結果、制御対象機器との信号通信処理が高
速化されることは明らかである。
一的にデータ信号の授受を行うようにしたので、従来例
では必要であった通信を行うｌ１０７の指定処理および
ｌ１０７への読み書き処理の２回の処理が本例では１回
で済む。この結果、制御対象機器との信号通信処理が高
速化されることは明らかである。
本実施例１の応用形態については次のことが考えられる
。
。
１）本実施例では演算処理用のＣＰｔ１ｌと転送用ＬＳ
Ｉ２がデータメモリ５を共有するために、演算処理用Ｃ
ＰＵＩと転送用ＬＳＩ２との間で）ＩＯＬＤ要求信号）
の授受を行って片一方の演算回路を停止するようにして
いる。
Ｉ２がデータメモリ５を共有するために、演算処理用Ｃ
ＰＵＩと転送用ＬＳＩ２との間で）ＩＯＬＤ要求信号）
の授受を行って片一方の演算回路を停止するようにして
いる。
しかしながら相方の演算回路を他の処理用に並行して稼
動させたい場合、通信処理のときはデータメモリ５と転
送用ＬＳＩ２との間のみのバスを有効として、演算処理
のときはデータメモリ５とＣＰＩｌｌとの間のみのバス
を有効とするように、バス分離回路やスイッチによりデ
ータメモリの接続信号線を切り替えればよい。
動させたい場合、通信処理のときはデータメモリ５と転
送用ＬＳＩ２との間のみのバスを有効として、演算処理
のときはデータメモリ５とＣＰＩｌｌとの間のみのバス
を有効とするように、バス分離回路やスイッチによりデ
ータメモリの接続信号線を切り替えればよい。
２）本実施例ではシステム起動時に転送用プログラムＲ
ＡＭ３へＲＯＭＢから転送プログラムを書き込むように
しているが転送用プログラムＲＡＭ３とキーボードおよ
びデータ読み書き回路を接続し、キーボードから転送用
プログラムＲＡＭ３に転送プログラムを入力したり転送
用プログラムＲＡＭ３の記憶内容をキーボードにより修
正が可能なように構成してもよい。
ＡＭ３へＲＯＭＢから転送プログラムを書き込むように
しているが転送用プログラムＲＡＭ３とキーボードおよ
びデータ読み書き回路を接続し、キーボードから転送用
プログラムＲＡＭ３に転送プログラムを入力したり転送
用プログラムＲＡＭ３の記憶内容をキーボードにより修
正が可能なように構成してもよい。
この場合、転送プログラムを可変設定できるので、各ｌ
１０７に対するアクセス順序やデータメモリ５の格納ア
ドレスを装置構成の制限を受けることなくオペレータの
所望に定めることができる。
１０７に対するアクセス順序やデータメモリ５の格納ア
ドレスを装置構成の制限を受けることなくオペレータの
所望に定めることができる。
（発明の効果）
以上説明したように、本発明によれば、転送専用プロセ
ッサを共通バスに接続してバスインターフェースを介さ
ず直接メモリに送受信信号を読み書きするようになった
ので、バスインターフェースを介してメモリに信号を読
み書きする従来のプログラマブルコントローラに比べて
、バスインターフェースに対する接続伝送路の選択処理
が不要となるので、その処理時間分通信処理が短縮され
、従来よりも高速な通信処理を行うことができる。
ッサを共通バスに接続してバスインターフェースを介さ
ず直接メモリに送受信信号を読み書きするようになった
ので、バスインターフェースを介してメモリに信号を読
み書きする従来のプログラマブルコントローラに比べて
、バスインターフェースに対する接続伝送路の選択処理
が不要となるので、その処理時間分通信処理が短縮され
、従来よりも高速な通信処理を行うことができる。
また、転送専用プロセッサを駆動させる制御プログラム
を書き変えることにより、ハード構成を変更することな
くソフトウェブの変更のみで種々の伝送方式の信号を識
別することおよび信号の転送順序を可変に設定すること
が可能となるという効果も得られる。
を書き変えることにより、ハード構成を変更することな
くソフトウェブの変更のみで種々の伝送方式の信号を識
別することおよび信号の転送順序を可変に設定すること
が可能となるという効果も得られる。
第１図は本発明実施例の基本的な回路構成を示すブロッ
ク図、 第２図は本発明実施例の具体的な回路構成を示す回路図
、 第３図は第２図に示す回路の信号線接続を示す回路図、 第４図は第２図に示す転送専用ＬＳＩ２が実行する動作
手順を示すフローチャート、 第５図は従来例の回路構成を示す回路図、１ ・・・ｃ
ｐｏ 。 ２・・・転送専用ＬＳＩ ３・・・ＲＡＭ 。 ４・・・システムメモリ、 ５・・・データメモリ、 ７・・・Ｉｌｏ 、 ８・・・パスインターフェース。 番尼明黄プ旭ｇ０の７０ツク図 第り図 奎そ明×セイ列／）口語図 第２図 ネ→邑明救丁巴イ列０フローチャート 第４図 ｉ農米イ列 の回陸圓 第 図
ク図、 第２図は本発明実施例の具体的な回路構成を示す回路図
、 第３図は第２図に示す回路の信号線接続を示す回路図、 第４図は第２図に示す転送専用ＬＳＩ２が実行する動作
手順を示すフローチャート、 第５図は従来例の回路構成を示す回路図、１ ・・・ｃ
ｐｏ 。 ２・・・転送専用ＬＳＩ ３・・・ＲＡＭ 。 ４・・・システムメモリ、 ５・・・データメモリ、 ７・・・Ｉｌｏ 、 ８・・・パスインターフェース。 番尼明黄プ旭ｇ０の７０ツク図 第り図 奎そ明×セイ列／）口語図 第２図 ネ→邑明救丁巴イ列０フローチャート 第４図 ｉ農米イ列 の回陸圓 第 図
Claims (1)
- 【特許請求の範囲】 共通バスに接続し、シーケンス演算用のデータを記憶す
るメモリと、 前記共通バスに接続し、前記メモリから前記データを読
み出して前記シーケンス演算を実行し、その演算結果を
前記メモリに書き込むシーケンス演算用プロセッサと、 ２つの信号入出力端を有し、一方の前記信号入出力端と
複数の外部制御対象機器に対する複数の信号伝送路とを
接続し、かつ他方の前記信号入出力端と前記共通バスと
を接続し、前記信号入出力端を通じて前記複数の外部制
御対象機器との間で送受信する信号を前記シーケンス演
算のデータとして予め定めた転送順に従って前記メモリ
に読み出しまたは書き込みする転送専用プロセッサとを
具えたことを特徴とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28139388A JPH02128201A (ja) | 1988-11-09 | 1988-11-09 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28139388A JPH02128201A (ja) | 1988-11-09 | 1988-11-09 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128201A true JPH02128201A (ja) | 1990-05-16 |
Family
ID=17638519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28139388A Pending JPH02128201A (ja) | 1988-11-09 | 1988-11-09 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128201A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140841A (en) * | 1998-06-29 | 2000-10-31 | Hyundai Electronics Industries Co., Ltd. | High speed interface apparatus |
| US6211698B1 (en) | 1999-06-29 | 2001-04-03 | Hyundai Electronics Industries Co., Ltd. | High speed interface apparatus |
| US6965262B2 (en) | 1999-10-19 | 2005-11-15 | Rambus Inc. | Method and apparatus for receiving high speed signals with low latency |
| US7093145B2 (en) | 1999-10-19 | 2006-08-15 | Rambus Inc. | Method and apparatus for calibrating a multi-level current mode driver having a plurality of source calibration signals |
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-
1988
- 1988-11-09 JP JP28139388A patent/JPH02128201A/ja active Pending
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