JPS62130452A

JPS62130452A - 情報処理装置

Info

Publication number: JPS62130452A
Application number: JP60270653A
Authority: JP
Inventors: Shozo Hayashi; 林　正三
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-12-03
Filing date: 1985-12-03
Publication date: 1987-06-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、複数のチャネル、例えば、外部装置接続チャ
ネルを有する情報処理装置に関するものである。

（従来の技術）第３図は外部装置接続チャネルを介して外部装置を接続
した従来の情報処理装置の概念図で、１は中央処理装置
２（以下ＣＰＵ２という）、内部メモリ３、内部入出力
インタフェースアダプタ４、バスドライバ回路５等をそ
れぞれ内部バス６で接続した情報処理装置、７は外部入
出力インタフェースアダプタ８、外部メモリ９等をそれ
ぞれ外部バス１０で接続した外部装置で、この外部装置
７は外部装置接続チャネル１１を介して情報処理装置１
のバスドライバ回路５に接続されている。換言すると、
内部バス６と外部装置接続チャネル１１とはバスドライ
バ回路５を介して接続されている。

このように構成された従来例において、ＣＰＵ２等を動
作させるための基本クロックを高速化すると、内部バス
６の動作速度が変わると共に、外部装置接続チャネル１
１の動作条件も変わって、外部装置接続チャネル１１と
外部装置７とのインタフェース条件が異なってしまう。

そこで、従来はバッファリング回路として機能するイン
タフェース整合用アダプタ回路等を付加してこの問題を
解決していた。

（発明が解決しようとする問題点）ところが、インタフェース整合用アダプタ回路はその構
成が極めて複雑であると共に、情報処理装置１と外部装
置７とを確実に整合させるのが困難であった。このため
、パーソナルコンピュータ等の小型情報処理装置ではイ
ンタフェース整合用アダプタ回路の負担が重すぎて、情
報処理装置１の基本クロックを高速化した場合、外部装
置接続チャネル１］のインタフェース条件も全て変更し
なければならなくなり、内部アクセス時における情仲処
理が高速でできないという問題があった。又。

内部アクセス時における情報処理を高速でしようとする
と、従来機で準備した外部装置接続機器が全く使用でき
なくなって、メーカにおいては外部装［面接続機器の再
開発が必要となると共に、ユーザにおいては新たにその
情報処理装置１に適合した外部装置接続機器を購入しな
ければならなくなるので、メーカ及びユーザに多大な経
済的負担を掛けるという問題があった。

本発明は、このような問題に鑑みてなされたもので、外
部装置接続チャネルの動作条件に影響されることなく、
内部アクセス時の情報処理速度を決めることができる情
報処理装置を提供することを目的としている。

（問題点を解決するための手段）本発明は、中央処理装置（以下ＣＰＵという）でアクセ
スされる各チャネルの内、ＣＰＵが内部チャネルとアク
セスするときには、内部チャネルと同期するタロツクが
ＣＰＵに基本クロックとして入力し、ＣＰＵが外部装置
接続チャネルとアクセスするときには、外部装置接続チ
ャネルと同期するクロックがＣＰＵに基本クロックとし
て入力して、１つのＣＰＵが内部アクセス時と外部アク
セス時とで全く別の情報処理速度で動作するようにした
ものである。

（作用）１つのＣＰＵが内部アクセス時と外部アクセス時とで全
く別の基本クロックで動作するので、内部アクセス時の
情報処理速度は外部装置接続チャネルの動作条件に影響
されることなく決定できる。

（実施例）以下、図面を参照しながら、本発明の実施例を詳細に説
明する。

第１図は本発明の一実施例の構成を示し、第２図は第１
図の実施例の動作状況を示すもので、第３図の符号と同
一符号のものは同一部分を示しており、又、１２は、内
部チャネルアクセス用の第１のクロック（第３図参照）
を発振するクロック発振器１３と、外部接続チャネルア
クセス用の第２のクロック（第３図参照）を発振するク
ロック発振器１４とからなるタロツク発生回路、１５は
、内部チャネル或いは外部接続チャネルにアクセスする
ときに中央処理装置２（以下ＣＰＵ２という）から送出
されるアドレスバスをデコートするアドレスバスデコー
ダ１６と、アドレスバスデコーダ１６でデコードされた
内容から内部チャネルにアクセスするか或いは外部接続
チャネルにアクセスするかを判定して、アクセスするチ
ャネルに対応したクロック切換信号を出力するアクセス
判定回路１７と、第１のクロックと第２のクロックとの
どちらか一方をアクセス判定回路１７から出力されたク
ロック切換信号の指示によって第１のクロックと第２の
クロックとのどちらか一方を基本クロックとして出力す
る基本クロック切換回路１８とからなる基本クロック出
力制御回路である。

このように構成された本実施例では、内部アクセスする
旨のチャネル情報がＣＰＵ２からアドレスバス等に送出
されると、アクセス判定回路１７はアドレスバスデコー
ダ１６によってデコードされたそのチャネル情報から′
°内部チャネルアクセス″と判定して、゛内部チャネル
アクセス″のクロック切換信号を出力する。すると、基
本クロック切換回路１８はクロック発振器１３と接続し
て第１のクロックを基本クロックとして出力するので、
ＣＰＵ２は内部チャネルの情報を処理できるようになる
。

又、外部アクセスする旨のチャネル情報がＣＰＵ２から
アドレスバス等に送出されると、アクセス判定回路１７
はアドレスバスデコーダ１６によってデコートされたそ
のチャネル情報からパ外部チャネルアクセス″と判定し
て、゛１外部チャネルアクセス′″のクロック切換信号
を出力する。すると、基本クロック切換回路１８はクロ
ック発振器１４と接続して第２のクロックを基本クロッ
クとして出力するので、ＣＦ）　Ｕ　２は外部チャネル
の情報を処理できるようになる。

尚、これ等の制御は全てハードウェアで自動的に実行で
きるため、本発明の情報処理装置用のソフトウェアにお
いては内部クアクセスと外部アクセスとの切換えに関し
て全く考慮する必要がない。

（発明の効果）以上説明したように、本発明によれば、情報処理装置に
おいて、中央処理装置等に入力する基本クロックの周波
数を内部アクセス時と外部アクセス時とで変化させるこ
とができるので、外部インタフェースの動作条件を変え
ることなく内部情報の処理速度を自由に向上させること
ができるという優れた効果がある。又、ソフトウェア等
に何等の変更を加えることなく外部インタフェースに互
換性を持たせることができるので、従来販売されている
外部装置をそのまま使用できるようになり。

内部情報の処理速度向上に伴う経済的負担をメーカ及び
ユーザに全く掛けないという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例におけるクロック制御部のブ
ロック図、第２図は第１図の実施例の動作状況を示すタ
イミング図、第３図は情報処理装置と外部装置との接続
状態を示す概念図である。１　・・情報処理装置、１２　　・タロツク発生回路、
１３．１４・・クロック発振器、１５・・・基本クロッ
ク出力制御回路、１６・・・アドレスバスレコーダ、１
７・・アクセス判定回路、１８・・・基本クロツク切換
回路６第ｊ図

Claims

【特許請求の範囲】

複数のチャネルを有する情報処理装置において、複数の
異なるクロックを出力するクロック発生回路と、どのチ
ャネルにアクセスするかを判別して、アクセスしたチャ
ネルに同期するクロックを前記複数のクロックの中から
選択して出力する基本クロック出力制御回路とが具備さ
れていることを特徴とする情報処理装置。