JPH02128393A - 直列制御回路を有するメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

ａ＊ｈａυＬｌ川１ 本発明は用メモリ・デバイス、特にグラフィック応用に
用いるようなデュアル・ボート・ランダム・アクセス半
導体メモリ・デバイス・の分野にある。 の　　　　　び　　　　忙 以前はど高価ではない半導体メモリの出現で、現代のコ
ンピュータ及びマイクロコンピュータのシステムはシス
テムからのデータの出力用にビットマップ・ビデオ表示
装置を用いることができるようになった。周知の通り、
ビットマツプ表示装置は少なくとも１バイナリ・デイジ
ット（ビット）の情報を表示装置の各画素（ビクセル）
ごとに記憶できるメモリを必要とする。各ビクセルごと
に記憶された追加のビットにより、ビデオ表示装置上の
複雑な影像、例えば、マルチ・カラー影像や、構造上の
情報がその上にあるグラフィック・バックグラウンド等
のバックグラウンド及びフォアグラウンドの影像等をシ
ステムが表現することの可能性が提供される。ビットマ
ツプ記憶を用いることにより、記憶した影像を容易に発
生及び変更するデータ処理操作も考慮されている。 現代のビデオ表示装置はしばしばラスク走査型のもので
、表示したパターンを発生するために、電子銃が表示画
面を横切る水平線をトレースするものである。表示した
ラスク走査映像をビデオ画面上に表示し続けるためには
、その影像を周期的な間隔をおいてリフレッシュしな番
ノればならない。 陰極線管（ブラウン管）ビデオ表示装置の共通りフレッ
シュ率は１秒の１／６０であるが、これはシステムのニ
ー１１である人間にとってこの速度で実行されるリフレ
ッシュ動作が顕著ではないからである。しかし、画面に
表示される画素数が増加するにつれて、表示した映像の
解像度を大きくするために、このリフレッシュの合間に
情報のさらに多くのピッｊ−をビットマツプ・メモリか
らアクセスしなければならない。もしこのビットマツプ
・メモリにただ１個の入出力ボートがあるとすると、リ
フレッシュ間隔が一定のままの場合、データ処理装置が
ビットマツプ・メモリをアクセスできる間の時間のυ１
合は表示装置のごクセルサイズとと６に減少する。さら
に、より多くのビットを一定期間に出力しなければなら
ないので、メモリの速度を増加しなければならない。 マルチボート・ランダム・アクセス・メモリが開発され
ているが、それらはデータのａ連出力をビデオ表示装置
に提供し、また同様に、メモリの内容の増加したアクセ
スの可能性をデータ処理装置に提供するものである。マ
ルチボート・メモリはこれを達成するのに、コンピュー
タ・システムのデータ処理装置によるメＬりのランダム
・アクセス及び更新用の第一のボートと、第一のボート
から独立して、かつこれに非同期してビデオ表示装置へ
のメモリ内容の直列出力用の第二のボートとを有し、こ
れによってとデオ表示端末へのデータの出力中にメモリ
内容へのアクセスを可能にすることによって行なう。マ
ルチボート・ランダム・アクセス・メモリの例は、米国
特許第４，５６２．４３５＠（１９８５年１２月３１日
発行）、同第４，６３９．８９０号（１９８７年１月２
７日発行）、及び同第４．６３６，９８６号（１９８７
年１月１３日発行）　（いずれもテキサス・インスツル
メンツ・インコーホレイテッドに５に渡されている）　
（これらの対応Ｅ１本出願は特許公ＩＦｉ１Ｍ号昭和６
１−２１６２００号を参照）に記載されている。 これらの従来のマルチボート・メモリのそれぞれにおい
て、データはランダム・アクセス・アレイの１行中の幾
つか又は全てのメモリ・セルからレジスタに特別な転送
周期中にシフトされる。それから直列出力をレジスタか
ら達成するが、アレイ中のデータのランダム・アクセス
操作から独立し、かつそれとは非同期するようにして行
なう。 直列入力の可能性も同様に、ランダム・アクヒス・アレ
イの選択された行に直列レジスタの内容をシフトできる
別のタイプの転送周期を有する様な装置において提供す
ることができる。 これらの従来のマルチボーｌ−・メモリの直列「側Ｊは
様々な構造に従って構成されてきた。例えば、前記米国
特許第４，６３９．８９０号に記載される装置はシフト
・レジスタを直列側のレジスタとして有し、シフト・レ
ジスタに含まれるタップからのシフト・レジスタ中の選
択されたセルから１列出力が開始する。各六列クロック
・パルスによりタップしたシフト・レジスタ・セルから
生じる出力でデータをシフト・レジスタに沿って転送し
、データの直列ストリームを提供する。もちろん直列入
力は、入力データをタップ・ポイントに提供して、シフ
ト・レジスタに沿って入力デ−タ・ストリームをシフ］
・することにより達成することができる。しかし、もし
セルよりも少ないタップ・ポイントがこの装置のシフト
・レジスタに提供された場合、直列出力（及び入力）の
起点の融通性が危うくされる。 直列人力／出力の起点の一層大きな融通性は、非シ゛２
ト型レジスタが直列的に出力されるデータを含む、前記
米国特許箱４．６３６，９８６号に記載した装置により
提供される。この配列では、カウンタは１列出力がそこ
から発生ずるアドレスを記憶し、デコーダはカウンタに
応答して作動して、例えば、連続出力がそこから発生す
るレジスタ・セルの一つを選択する。直列データ・スト
リームを提供するために、直列クロック信号の各パルス
によりカウンタがその記憶した値を増加することになり
、それに応じてデコーダが次のレジスタ・セルを連続し
て可能にする。直列入力ら同様に、直列クロックにより
鰐列入カビットを受１プるレジスタ・セルの位置を増加
して達成される。 カウンタ／デコーダ構造の使用により直列人出力の起点
に関して融通性が増加でるが、直列レジスタ・ピッ１−
を選択し、かつその選択を更新するのに必要なカウンタ
及びデコーダ回路は組込みバ延を含む。例えば、０列レ
ジスタの位置を増加するために、カウンタは直列クロッ
ク・パルスに応答してその内容を増加しなければならず
、またｉコーグは次の直列レジスタ・セルが選択される
前にカウンタの出力を再びデコードしなければならない
。この様な遅延は、設計及び製造技術により縮小するこ
とができ、この特殊構造に内在する。 従って、本発明の目的は、デュアルポート・メモリから
の直列出力の速度を改良するために、その直列側用のバ
イブライン構造を提供することである。 更に本発明の目的は、バイブラインが直列入力のために
無効にされるようなバイブラインを提供して、直列入力
データを直列レジスタ内の適切な位置に記憶させること
である。 更に本発明の目的は、直列レジスタの他の位置を選択中
に出力用のパイプラインを無効にすることである。 本発明の他の目的及び利点は、添付の図面に沿って次の
説明を参考にすることにより当業者にとって明らかにな
るであろう。 を　　するための　段　び　用 本発明は、メモリーアレイへのランダム・アクセスから
独立し、かつそれとは非同期するデータの直列出力用の
直列レジスタを有するデュアルポート・ランダム・アク
セス・メモリに組み入れてｂよい。カウンタ及びデコー
ダにより、直列出力がそこから生じることになるレジス
タ・セルのグループを選択し、そのグループのデータの
ビットをラッチしてマルヂブレク号に加える。このカウ
ンタはその内容を直列クロック信号の各周期に応答して
増加する。カウンタの最下位の１ビット或いは複数ビッ
トをデコードし、１グループのビットのうちの１ビツト
を選択して直列出力端末に加え、各直列ビットごとにカ
ウンタの全内容がデコードされるのを防ぐ。直列出力の
ためには、カウンタのより上位のビットを初期に更新し
、従って、デコーダは、前グループの最後のビットを出
力している間に、出力するべき次グループのビットを選
択する。直列入力モードでは、カウンタのより上位のビ
ットは、直列出力に用いた初期の更新によってよりもむ
しろ標準的に増加でき、従って直列レジスタにより受は
取られる直列入力データは好ましいレジスタの位置に記
憶される。バイブラインは同様に新しい直列レジスタ・
アドレスを選択するときには破壊してもよく、従って初
期の出力はカウンタの初期の増加に妨害されない。 友簾上 さて第１図を説明するが、同図は本発明に従って構成す
るデュアル・ボート・メモリ１の機能ブロック図である
。ここに参考として本願に組み込まれる前記米国特許箱
４．６３６．９８６号のメモリと同様に、デュアル・ボ
ート・メモリ１は、線ＡＯ乃至へ８上の７ドレス信号、
クロック信号ＲＡＳ、ＣΔＳ　、及び５ＣＬＫ、書込み
可能信号ＷＥ　　、転送可能信号ＴＲ、及び直列出力可
能信号ＳＯＥ　　とを受信する。内込みマスク機構がデ
ュアル・ボート・メモリ１に含まれるので、単一の列ア
ドレス・ストローブＣＡＳ−のみをデュアル・ボート・
メモリ１が受信し使用するということに注意されたい。 デュアル・ボートナメモリ１は、匍記米国特許第４．６
３６．９８６号のメモリの入力／出力端末のような４本
よりもむしろ８本のランダム・アクセス人力／出り線Ｄ
Ｏ乃至Ｄ７を有し、ここに説明する本発明はもちろん、
デュアル・ボート・メモリの構造や他の構造のどれにも
適用できる。ゆえに、デュアル・ボート・メモリ１は８
個のアレイ２を含み、その各々は本実施例では５１２行
、２５６列に組織した１２８キロビツトの記憶装置を含
む。各７レイ２とはセンス増幅器バンク４が関連してお
り、それはアレイ２のダイナミック・メモリ・セルから
のデータとそれへのデータとの検出、再記憶、及び書き
込みの技術でにり知られているような２５６のセンス増
幅器を含む。 ランダム・アクセス側では、ＲＡＭ論理１６により、前
記米国特許用４．６３６，９８６号のメモリで実行した
ようなアドレス・ラッチ及びアドレス・デコードを実行
するので、行アドレス・ストローブ信号ＲＡＳ−と列ア
ドレス・スト［１−ブ信号ＣＡＳ　　の夫々とアドレス
線△０乃至八８が受信される。アドレス線ＡＯ乃至へ８
上に現われる行アドレス値を行アドレス・ストローブ信
号ＲＡＳ　　によりラッチし、線１９を介してＸデコー
ダ１８に伝達し、従って、線１９上のラッチされた行ア
ドレス値に応答してＸデコーダ１８により各アレイ２の
１行ずつを選択することができる。 同様に、（ａＡＢ上の列アドレス信号は２５６列のうち
の１列を選択するのには不要なので）、アドレスね△０
乃至△７上に現われる列アドレス値を列アドレス・スト
ローブ信号ＣＡＳ　　に応答してＲＡＭ論理１６により
ラッチし、ラップされた列アドレス値は、線２１により
ＲＡＭ論理１６からＸデコーダ２０に伝達されるが、８
個のアレイ２のそれぞれにはそれらと関連してＸデコー
ダ２０がある。従って、各Ｙデコーダ２０は、ラッチさ
れた列アドレス値と対応する、関連するアレイ２内の好
ましいビット線をその関連する入力／出力バッファ２４
に接続するべく動作する。 前記米国特許用４．６３６，９８６号に記載した機能に
加え、デュアル・ボート・メモリ１は、ランダム・アク
セス・データ入力機能の追加の制御、特１／Ｘ１１能論
理３０により実行されるような追加の制御を存する。８
個の入力／出力バッファ２４の各々はマルチプレクサ２
６を通してデータ端末Ｄｏ乃至Ｄ７に接続されている。 ランダム・アクセス読出しのために、入力／出力バッフ
ァ２４の出力は出力駆動回路３１によって受は取り、そ
れにより、線Ｄｏ乃至Ｄ７の端末に伝達される。 出力駆動回路３１は多くの周知形状のうちの・一つで構
成され、ＲＡＭ論Ｉ！！１６の制御の６とで、線Ｔ　Ｒ
上の外部信号により作動可能にされる。もちろん、ラン
ダム・アクセス書込みのためには、出力駆動回路３１は
ＲＡＭ論理１６により無効にされて、データの対立を防
ぐ。 書込み周期中、特殊１１能論理３０からの線Ｗ　’ｒ　
ＣＬ　Ｒによりマルチプレクサ２６を制御し、データ端
末ＤＯ乃至Ｄ７に現われるデータ値が、或いは、線２７
を介しての入力／出力バッフ７２４１能論１！！３０内
のカラー・レジスタ５０の内容のどちらかを、ユーザが
選択り”る機能によって、選択する。特殊Ｉ！能論理３
ｏはまた、前記米国特許用４．６３６，９８６号に対し
て上述したのと同様な店込みマスク機構を制御するべく
作動可能でもあるが、しかし、特殊機能論理３ｏは古込
みマスク・レジスタ５４に書込みマスクの値を記憶する
べく作動可能であるので、書込みマスク値は複数周期の
間に作動可能であり、また書込みマスク値が最初にロー
ドされた後、そしてマスクしていないランダム・アクセ
ス書込みの周期後に、何周用もリコールすることができ
る。当込みマスク・レジスタ５４の内容或いはマスクし
ていない書込み信号の内容は、好ましいように、特殊機
能論理３０により、前記出願通し番号筒０５３，２００
号に記載したように、ＢＷＣＬＫを通して入力／出力バ
ッフ７２４に加える。 デュアル・ボート・メモリ１の直列側を説明するが、転
送ゲート６は、前記米国特許用４．６３６，９８６号の
デュアル・ボート・メモリにおいてと同様に、アレイ２
のピット線の各々に接続されており、アレイ２からのデ
ータをデータ・レジスタ８に転送したり、或いはその通
を行なう。本例では、データ・レジスタ８は２５６ビツ
トのレジスタであるので、データの２５６ビツトが転送
ゲート６の各バンクごとに転送され、すなわち各転送周
期にデータの２０４８ビツトが転送される。 直列論理１４は、線５ＣＬＫ上の直列クロック（ｉ号、
線５ＯＥ−上の直列ｉＴＪ能信号、及び線ｒＲ−上の転
送信号とをＲＡＭ論理１６からの信号と同様受信し、従
って前記米国特許用４，６３６．９８６号のメモリにお
いての様に、データ転送を適切な時間に実行することが
できる。 以下により詳細に説明するように、プレデコーダも同様
に含むことができるカウンタ２２により、そこへの直列
人力／そこからの直接出力が開始されることになる各デ
ータ・レジスタ８中の１ピツトを選択する。従って、カ
ウンタ２２は線２１上のＲＡＭ論理１６からのラッチさ
れた列アドレス信号を受信し、前記米国特許用４．６３
６．９８６号のメｅりについては、その信号は直列入力
或いは直列出力が開始することになる直列の位置を選択
する。直列論理１４によりカウンタ２２を制御して、ラ
ッチされた列アドレス値を転送周期中にロードし、また
ｌ！ＪＳＣＬＫ上のクロック信号の各周期ごとに信号を
カウンタ２２に提供して、カウンタ２２に記憶された１
１１が各直列周期ごとに増加するようにする。木実ｍ例
では、カウンタ２２はさらにそこに記憶した値を部分的
にデコードするプレデコーダを含む。各データ・レジス
タ８と関連するような各直列デコーダ（或いはポインタ
）１０は、カウンタ２２の部分的にデコードされた内容
を受は取る。ｆ−タ・レジスタ８の内容は、Ｉｖ３記米
ｔｕ特許ｍ　４　、６３６　、９８６　号（７）　メ（
−りにおいてのように各直列周期ごとにその中でシフト
されず、代わりに直列デコーダ１０がその中の１ビツト
を示して、カウンタ２２の内容を増加する線５ＣＬＫ上
のクロック信号の各周期ごとにそのビットの位置が増加
することになる。直列デコーダ１０の関連する一つによ
り示されている各データ・レジスタ８のビットの内容は
、入力及び出力のために、直列人力／出力バッフ７１２
の関連する一つに接続され、前記直列入力／出力バッフ
？の一つは、８個のアレイ２及びデータ・レジスタ８の
各々と関連している。直列人力／出力バッフ？１２によ
り、関連する直列人力／出力端末ＳＤＯ乃至ＳＤ７と直
列デコーダ１０により示されている関連するデータ・レ
ジスタ８のビットとの間にデータを伝える。 端末５ＯＥ−は、直列人力／出力端末ＳＤＯ乃至ＳＤ７
を直列入力モード或いは直列出力モードに置くために、
メモリ周期の様々な段階中に信号を受ける。ｍ１図のＨ
Ｅでは、メモリからレジスタへの転送周期の実行により
自動的に直列側を直列出力モードに置く。直列出力モー
ドにおいて線ＳＯＥ　　上の高論理レベルが直列出力を
無効にし、１！ＳＯＥ　　上の低論理レベルが直列出力
を可能にするので、端末５ＯＥ−により受番）だ信号は
周知の技術の方法で出力可能制御に用いられる。 デュアル・ボート・メモリ１の直列側を直列読出しモー
ドから直列書込みモードに切り酔えるために、擬転送ｌ
〜期を実行する。端末ＲΔＳＷＥ　　、ＴＲ、及び５Ｏ
Ｅ−で提供された信号を用いて、転送動作を実行するの
と同様、この周期を実行し、セット・アップする。第１
表を参照して、ＲＡＳ　　の高から低への移行時のこれ
らの信号の真理値表を、両方向の転送の実行と、直列入
力モードをセット・アップする擬転送周１１１とに関し
て説明する。 ０　　０　　０　　　レジスタからメモリへの転送 ００１　　　　セット・アップ直列 入力モード ０１Ｘ　　　　メモリからレジスタ への転送； セラ１−・アップ直列 中　　モー ＲＡＳ　　移行時の線Δ０乃￥八８上の行アドレス信号
の伯を用いて、そこから或いはそこへのレジスタ転送が
発生することになる行を選択するということに注意され
たい。直列入力モードをセット・アップする擬転送周Ｊ
１において、アドレスした行のメモリ・セルをリフレッ
シュする。−度直列人力し一ドにおいて、端末５ＯＥ−
の高論理状態により端末５１）０乃至＄１〕７での直列
入力を無効にし、また端末５ＯＥ−の低論理状態により
そこでの６列入力を可能にする。従って、直列入力モー
ドでは、５ＯＥ−は入力可能機能を実行する。 さて、第２図を参照して、本発明の第一の好ましい実施
例によるカウンタ２２と６列デコーダ１０の構成及び動
作をデータ・レジスタ８と関連して以下により詳細に説
明する。直列う〒ローダ１゜及びデータ・レジスタ８に
関しては、直列人力／出力端子ＳＤＯ乃至ＳＤ７のうち
の一つと関連するものとして次の説明をするが、もちろ
ｌυこの様な回路は他の直列人力／出力端子ＳＤＯ乃芋
ＳＤ７のそれぞれにも繰り返されるということを理解さ
れたい。 カウンタ２２はリプル・カウンタであり、出力されるこ
とになる（或いは入力データが記憶されることになる）
データ・レジスタ８の２５６ビツトのうちの１ピツトの
アドレス値を記憶するための８個のあらかじめセット可
能な１°形ラツヂ１００ｏを含む。ラッチ１ｏＯｎのそ
れぞれには、なるべくなら真及び補数のＴ（トグル）入
力及び真及び補数のＱ出力がともにあるのがよい。各ラ
ッチ１００ｏは、ＩＬＤＥＮ上のロード可能信号とｌ３
ｔＩ′ｌＪＡシてＲＡＭ論理１６からの信号線ＰＳＯ乃
至［〕８７によりあらかじめセットして、直列人力／出
力用のデータ・レジスタ８の最初の位置をそこにロード
することができるようにしてもよい。 前述したように、この最初の値は転送周期中に線ＡＯ乃
至へ８上の列アドレス信号により選択する。 あらかじめヒツトした後は、線ＬＤＥＮは非活動状態に
戻り、ラッチ１００ｎは線ＰＳＯ乃至ＰＳ７の論理状態
に応答できなくなる。 ラッチ１００ｎは、そこにｉ、Ｌ！憶された内容がその
Ｔ入力での低から高への移行（すなわちその−「　入力
での高から低への移行）を受けてトグルするＴ形のもの
である。ラッチ１ｏＯｏは、カウンタ２２の最下位ビッ
トを記憶し、端末５ＣＬＫで受信した直列クロック信号
に応答してその内容をトグルする。ラッチ１００１、及
びラッチ１００３乃至１００．は、■−人力のところで
前のラッチからのＱ出力を受は取り、従って、ラッチ１
００ｏ、及びラッチ１００２乃至１００６のうちのひと
つの内容が１からＯに変わると、１１？りを有効にする
ためにラッチ１００ｏの次の最上位のものの内容がトグ
ルされ、それによりカウンタ２２に記憶した値が正しく
増加する。ラッチ１００１のＱ及びＱ−出力とラップ１
００２のＴ及びＴ　入力の間にはマルチブレラ１ノ１０
２が接続されており、このマルチブレク＋＃１０２によ
りラッチ１０Ｑ２へのラッチ１０ｏ１の出力かまたはラ
ッチ１００２へのＮＡＮＤゲート１０４の出力のどちら
かを選択する。マルチプレクサ１０２は直列論理１４か
らの信号８１によりｉｔ、制御されるが、前述の第１表
に従って選択したように、この信号Ｓ１はデュアル・ボ
ート・メしり１の直列側が直列入力モードにあるのか直
列出力モードにあるのかを示す。次により詳細に説明す
るように、ぬ列出力モードでは、直列出力データ・バイ
ブラインを充満したままにするために、ＮＡＮＤゲート
１０４の真及び補数の出力をラッチ１００２の［及び「
−人力に接続して、ラッチ１０ｏ１からラッチ１００２
へのキャリを予期する。直列入力モードでは、ラッチ１
００１の真及び補数の出力を、カウンタ２２の他のラッ
チ１００ｏの相互接続と同様に、ラッチ１００．．のＴ
及びＴ−人力に接続する。 記憶されたアドレス値の最下位の２ビツトは、ラッチ１
００　及び１００１に記憶されるが、カウンタ２２内で
ＬＳＢデ」−ダ１１０によりデコードされ、４本の線Ｐ
ＭＸＯ乃至ＰＭＸ３のうちの１木がラッチ１００　及び
１ｏｏ１に記憶された値に応答して高論理レベルに駆動
される。例えば、線ＰＭＸＯはＶＪｏｏを記憶するラッ
チ１００Ｑ及び１００１に応答してＬＳＢデコーダ１０
０により高に駆動され、線ＰＭＸ１はそこに記憶された
１Ｉｆ０１に応答して高に駆動されるなど、その他もｆ
ｉｒＩ様である。従って、ＩｉｌＰＭＸＯ乃至Ｐ　Ｍ　
Ｘ　３上で駆動された高論理レベルはルベルのみが活動
状態になって他のレベルは除外されるので、時間が小複
しない。線ＰＭＸＯ乃〒Ｐ　Ｍ　Ｘ　３によりマルチプ
レクサ１２４を制御して、デュアル・ボート・メモリー
内の各データ・レジスタ８ごとに、次に説明するプレデ
コーダ１０８及び直列デコーダ１２により選択したデー
タ・レジスタ８の４ビツトのうちの１ビツトを選択する
。 線ＰＭＸ３は、ラッチ１００ｏ及び１００１が値１１を
含むときだけ高論理レベルを運び、ＮΔＮＤゲート１０
４の第一人力に接続されている。ＮＡＮＤゲート１０４
の第二人力は線ＬＤＥＮの論Ｉ！Ｉ！補数を（インバー
ター１１を介して）受は取るが、線ＬＤＥＮにより高論
理状態のとぎに１２Ｐｓｏ乃至ＰＳ７からラッチ１００
　　への新しい値のローディングを可能にする。いった
ん新しい（めがロードされ、直列出力或いは入力が開始
すると、線ＬＤＥＮは低論理レベルになり、それにより
、ｉｉｌＰＭＸ３の論理状態はＮＡＮＤゲート１０４の
出力を制御することができる。 ＮＡＮＤゲート１０４の出力は、（インバーターｏ５に
より反転される）真及び補数の両方ともマルチプレクサ
１０２に与えられる。直列出力モードにおいて、マルチ
ブレクリ゛１０２は、ＮＡＮＤゲー１−１０４の出力を
（反転せずに）ラッチ１００２の入力下に接続し、イン
バータ１０５の出力はラッチ１００２の入力Ｔ−に接続
する。従って、直列出力モードでは、ラッチ１００２は
、ラッチ１００ｏ及び１００１の内容が１ｆｆｉ１１か
らＩｒｌＯＯｌ％ｌ：増加シタと２’　（７ッチ１００
　ｔ　’７）　Ｑ及びＱ−出力がラッチ１００２の１“
−及び丁入力に接続された場合）よりもむしろ、ラッチ
１００ｏ及び１００１の内容がｆｉｆｌｌｌまで増加し
たときにトッテ１００　乃至１００□に記憶され、カウ
ンタ２２内に含まれるプレデコーダ１０８によりデコー
ドされる。カウンタ２２に記憶されたアドレスはデュア
ル・ボート・メモリー内の８個のデータ・レジスタ８の
それぞれに加えられるので、メモリ内の８か所で同一の
値を完全にデコードするよりはむしろ、カウンタ２２内
でこのアドレスの部分デコードを少なくとも実行するの
に有効である。 もちろんプレデコーダ１０８からの出力の数はカウンタ
２２内でプレデコードされるのに望ましい数ごとに変わ
り、例えば、プレデコーダ１０８はその出力のところで
ラッチ１００４乃至１００゜の出力の４から１６へのデ
コードを提供することができ、ラッチ１００２及び１０
０３の出力状態がプレデコーダ１０８を通過する。こう
して、データ・レジスタ８のそれぞれと関連する直列デ
コーダ１０は、プレデコーダ１０８からの出力に応答し
てその関連するデータ・レジスタ８の２５６箇所のうち
のＩＩ所を選択するべく作動可能である。必要ならば、
周知技術のように中間の出力バッファを提供して、デー
タ・レジスタ８の選択した４箇所の中からバッファ・デ
ータを提供してもよい。この様な中間の出力バッファは
、平明にするために第２図には特に示さない。 直列出力の場合、直列デコーダ１０により選択したデー
タ・レジスタ８の４箇所の内容は、バス・トランジスタ
１１４及びバス・トランジスタ１１６により４ビツトの
ラッチ１１２に接続される。 平明にするために１個のバス・トランジスタ１１４及び
１１６のみを第２図に示すが、パス・トランジスタ１１
６と平行なパス・トランジスタ１１４はもちろん、デー
タ・レジスタ８及びラッチ１１２の間の４本のデータ線
のそれぞれごとに提供される。必要ならば、両方向のト
リステート・バッファら６らろんパス・トランジスタ１
１４及び１１６の代わりに用いてもよい。パス・トラン
ジスタ１１４のゲートはＯＲゲー１−１１３の出力によ
りｔＪＩ　ＩＩＩされるが、そのＯＲゲートの入力のと
ころには線Ｓｒ及びＬＤＥＮがある。従って、直列出力
モードの間（線Ｓｌは低く）、線ＬＤＥＮ上の低論理レ
ベルにより１−ランジスタ１１４は非導通にされる。新
しい値がラッチ１００ｎにロードされている時間以外は
、次に更に詳しく説明するように、線ＬＤＥＮはこの様
な低状態にあり、パス・トランジスタ１１６は直列出力
中にデータ・トランジスタ８とラップ１１２どの間のデ
ータの通信を制御することができる。パス・トランジス
タ１１６のゲートはＲＳラッチ１１８のＱ出力によりυ
制御されるが、Ｒｓクラッチ１８のセット入力は線１）
　Ｍ　Ｘ　Ｏにより制御される。ラッチ１１８へのりヒ
ツト入力はＯＲゲート１２０の出力により１１１制御さ
れ、ＯＲゲー１−１２０の第二の人力はＡＮＤゲート１
２２の出力に接続されている。 ＡＮＤゲート１２２の入力は線ＰＭＸ３及びＬＤＥＮに
接続されている。直列入力の問は、線Ｓ１のｎ状態によ
り、ラッチ１１８の状態にかかわらず、パス・トランジ
スタ１１４がラッチ１１２とデータ・レジスタ８との間
のデータを通信させることになる。 ラッチ１１２は４ビツトのラッチで、（パス・トランジ
スタ１１４かまたは１１６のどららかを介して）データ
・レジスタ８と４−（ツ・ン−）１（４から１への）マ
ルチ７レクサ１２４どの間で通信されるべきデータを記
憶する。マルチプレクサ１２４はＩＩＰＭＸＯ乃至ＰＭ
Ｘ３により制御され、それらの線はラッチ１１２の４ビ
ツトのうちどれが直列人力／出力端末ＳＤｏに出力され
るか（或いはラッチ１１２の４ビツトのうちどれが直列
人力／出力端末ＳＤｏからの入力データを記憶するか）
を示す。必要人力及び出力バッフ？は周知技術で構成さ
れており、マルチプレクサ１２４の出力と直列人力／出
力端末ＳＤｏとの間に接続されている。 さて、第３図を参照して、第２図の回路の直列出力モー
ドの動作を説明する。この様な動作の第一の例は、ラッ
チ１００ｏ及び１００１の内容が前のアドレスから値０
０に増加する最初の状態から始め、新しいアドレスがカ
ウンタ２２にロードされた場合の回路動作の例を以下に
説明する。従って、線ＬＤＥＮは本例ではずっと低論理
レベルであり、パス・トランジスタ１１４を非Ｓ電性に
し、かつＡＮＤゲート１２２の出力を低論理レベルにす
る。更に、マルチプレクサ１０２への１Ｉ１１御入力の
ところの線ＳＩは、ラッチ１００２のＴ及びＴ−人力に
接続されるべくＮＡＮＤゲート１０４の出力を選択する
ことになる。ラッチ１００゜及び１００１のＭＯＯによ
り、第３図に示すように、ＬＳＢデコーダ１１０からの
線ＰＭＸＯ上に高論理レベルを、またＰＭＸｌ、ＰＭＸ
２、及びＰＭＸａ上には低レベルを生じる。線ＰＭＸＯ
上の高レベルにより（第３図の”　Ｑ１１８で示すよう
に）ＲＡクラッチ１８をセットし、データ・レジスタ８
をラッチ１１２に接続して、ラッチ１００２乃至１００
１によりアドレスされた４箇所の内容をロードする。線
ＰＭＸＯ上の高論理レベルにより、マルチプレクサ１２
４が、（第３図ではＢＩＴＯで示される）直列人力／出
力端末ＳＤ、への出力用に、ラッチ１１２の４個のビッ
トのうちの対応１６１個を選択することになる。。 端末５ＣＬＫでの直列クロック信号の次の低から高への
移行を受けてラッチ１００ｏの状態がＯから１にトグル
する。ラッＰ１００ｏのＱ−出力がラッチ１０ｏ１の丁
入力に接続されているので、ラッチ１００１の王入力は
高から低への移行を軽験し、ラッチ１００１がこの時に
トグルしないようになる。ラッチ１００ｏの値の変化に
応答して、ＬＳ８デコーダ１１０からの線ＰＭＸ１は高
レベルになり、そこからの線ＰＭＸＯは低に戻る。従っ
て、マルチプレクサ１２４は（ＢＩＴｌで示される）ラ
ッチ１１２に記憶された４個のビットのうらの第２番目
のものをａ列人力／出力端末ＳＤ、への出力用に選択す
る。 端末５ＣＬＫでの直列クロック信号の次の低から高への
移行を受けて、ラッチ１ｏＯｏ及び１００１の内容は埴
１０になる。従って、ＬＳＢデコーダ１０は線ＰＭＸ２
を高レベルに駆動し、ＩＰＭＸＩをその低状態に戻す。 線ＰＭＸ２上の低かう高への移行により、ＯＲゲート１
２０の出力において低から高への移行を生じ、かつ（第
３図に示すように）ＲＳラッチ１１８の出力を低レベル
にリセットする。ラッチ１１２の内容が直列人力／出力
端末ＳＤｏで出力されるｆｊＳ３及び第４番１」のビッ
トを含むので、データはラップ１１２からのデータ・レ
ジスタ８の分離により何も失われず、この分離によって
、ラッチ１１２の内容を分製させずに新しい組の４ビツ
トをデータ・レジスタ８で選択することが可能になる。 ラッチ１１２に記憶された第３番目のビット（すなわち
第３図のＢＩＴ２）が線ＰＭＸ２に応答してマルチプレ
クサ１２４によって出力用に選択される。 端末５ＣＬＫの直列クロック信号の次の周期によりラッ
チ１００　及び１００１の内容が値１１に増加されるこ
とになり、引き続いて１．　Ｓ　ＢデコーダがａＰＭＸ
３を主張し、線ＰＭＸ２を低に引き下げることになる。 よって、ＮΔＮＤゲート１０４の出力は高レベルから低
レベルになる。線Ｓ１がマルチプレクサ１０２を１．Ｉ
Ｊ　ｍ　Ｌでラッチ１００２のＴ及びＴ−人力用のＮＡ
ＮＤゲート１０４の出力を選択でるので、ラッチ１００
２の−「入力は低から高への移行を経験して状態を変え
ることになる（第３図の線Ｔ　　Ｉ　Ｎ　））　ＬＪ　
Ｔ１ｏ０２を参照せよ）、コノラッチ１００２ｆ７）ｌ
−グルにより、ラッチ１００　　乃至１００７に記憶さ
れた値が増加され、プレデコーダ８及び直列デコーダ１
０はそれに応答してデータ・レジスタ８の次のグループ
の４ビツトを選択する。しかし、ＲＳラッチ１１８の出
力が低なので、データ・レジスタ８はラッチ１１２から
分離され、ゆえに次のグループの４ビツトの選択は直列
人力／出力端末ＳＤｏで出力されるラッチ１１２に記憶
されたデータを妨害しない。ラッチ１１２の第４番目の
ピッ（−は、第３図にＢｒＴ３で丞すような高であるｌ
ＰＭＸ３に応答するマルチプレクサ１２４によって出力
用に選択される。この第４番目のビットはもちろん、直
列デコーダ１０により選択されたデータ・レジスタの前
の組の４ビツトからのものである。 端末５ＣＬＫでの直列クロック信号の次の低から高への
移行により、ラッチ１ｏＯｏ及び１０ｏ１の内容を値Ｏ
Ｏに増加する。前述したように、これによって、ＲＳラ
ンチ１１８の出力をセットし、ゆえにパス・トランジス
タ１１６はデータ・レジスタ８の選択された４ビツトを
ラッチ１１２にそこからの出力用に伝える。線ＰＭＸＯ
が上述のように主張され、ｙ４３図のＢＩＴＯ′で示す
出）〕用にラッチ１１２の４ビツトのうちの第１？８目
が選択される。 以上の説明から、デュアルポート・メモリ１からのデー
タの直列出力が、データ・レジスタ８の各増加位置ごと
に、カウンタ２２の内容全部をその度ごとにデコードす
るということは必要とせずに生じるということが明らか
である。ラッチ１１２に記憶した第２ｉ目乃至第４番目
のビットに関して唯一必要な操作は、ラッチ１００ｏ及
び１０ｏ１に記憶した２個の最下位ビットのデコードす
ることとマルチプレクサ１２４によってラッチ１１２の
別のデータ・ビットを選択することだ番ノである。 第３図の線Ｔ　　ＩＮＰＵＴ　　１００□を説明するが
、点線はラッチ１００２への１人力がバイブライン機構
なしでトグルされる時間を示している。 ラッチ１００２のＴ−及びＴ入力に接続されたラッチ１
００１のＱ及びＱ−出力により、残りのラッチ１００ｏ
と同様に、ランチ１ｏＯ２は、その最大値１１からその
オーバフローＩｄ１００に増加づるラッチ１００ｏ及び
１ｏｏ１の内容をトグルする。こうして、第２図の回路
のパイプライン機構により、データ・レジスタ・アドレ
スの最上位ビットは１直列クロック周期前の時間にデコ
ードされることが可能になり、従って（前述の例におい
て）次の組の４ビツトの第１ｆｔ目のビットが出力され
る時間までに、カウンタ２２の５個の最上位ピットによ
り記憶された値が増加され、デコードされるようになる
。ゆえにこの構造は、各直列り［］ツク周期の増加後に
カウンタ２２の内容をデ」−ドする必要がある従来の直
列ボートよりも一層速いｉ死出カストリームを提供する
。 しかし、カウンタ２２の６個の最上位ビットの初期の増
加については、直列入力が望ましい場合には問題が生じ
る。例えば、ラッチ１００２の内容が、前のグループの
４１１ｉｉ１のうちの第４番目のビットに直列人力され
る（線ＰＭＸ３が高い）間に１ヘグルされた場合、ラッ
チ１１２に記憶された４ビツトの内容はデータ・レジス
タ８の正しくない場所（すなわら、もともと選択された
グループの１グループ前の４ビツト）に記憶されてしま
う。 よって、パイプラインはなるべくなら直列入力のために
無効にするのがよい。これを達成するには、線ＳＩによ
ってＮＡＮＤゲート１０４の真及び補数の出力をラッチ
１００２のＴ−及びＴ人力に接続するよりもむしろ、そ
こに接続するラッチ１００１のＱ及びＱ−出力を選択す
ることにより達成する。このようにして、直列入力の場
合、ラッチ１００２の「入力において見られる信号が第
３図の破線で示す様になり、従って選択されたグループ
の４個のうらの第１ｖ目のビットへの直列入力中にラッ
チ１ｏｏ２乃至１００．の内容が増加され、デコードさ
れる。これにより、ラッチ１１２を介して直列人力／出
力端末ＳＤ　　で受けた直列入力データがデータ・レジ
スタ８の望ましい位置に寵き込まれることが確実になる
。 データ・レジスタ８の新しい開始位置のアドレスが１２
ｐｓｏ乃至ＰＳ７を介してラッチ１０ｏ。 乃至１００７にぞれぞれロードされるときに、もしその
新しいアドレスが２個の最下位ビットに碩１１を含む場
合、問違ったアドレス指定が生じる。 この様な問題は、線ＰＳ２の状態がラッチ１００２にラ
ッチされたａ後にラッチ１ｏｏ２の内容をトグルするラ
ッチ１０ｏｏ及び１ｏｏ１の値１１に応答して、ＬＳＢ
デコーダ１１０により発生する線ＰＭＸ３により生じ得
る。例えば、好ましいアドレス値が００００００１１２
であった場合、ラッチ１００２の好ましくないトグルの
ため、プレデコーダ１０８とａ列デコーダ１１゜により
デコードされたアドレス値が０００００１１１　　、す
なわちデータ・レジスタ８の好まま しい位置の４ビツト前となる。従って、第１グループの
４ピツ１への最初のデコードは、２個の最上位ビットの
（１１１１が次のグループの４ビツトを「先取りする」
ことなく、アドレスの実行値に従って行われることが望
ましい。 第２図の回路により、第一グループの４ピッ１−が出力
用にラッチ１１２にロードされるまでラッチ１ｏ０２乃
至１０ｏ７に記憶される６個の最上位ビットの好ましく
ない増加を防ぎながら、新しいアドレスをカウンタ２２
に［１−ドするという可能性を提供する。線ＬＤＥＮ上
の高論理レベルにより、ラッチ１００ｏがＩａＰＳＯ乃
至ＰＳ７上の論理状態でロードされることが可能になる
。この高論理レベルはインバータ１１１を介してＮＡＮ
Ｄゲート１０４の人力に伝えられるので、ＮＡＮＤゲー
ト１０４の出力は線ＰＭＸ３の状態にかかわらずトグル
するのを防がれる。この線ＬＤＥＮ上の高論理状態はパ
ス・トランジスタ１１４をターン・オンし、従ってラッ
チ１０ｏ２乃至１００７に記憶される値に対応する４ビ
ツトがデ′：１−ド直後にラッチ１１２に伝えられる。 前述のように、ＬＳＢデコーダ１１０の出力はマルチプ
レクサ１２４をｌｊ制御して、直列人力／出力端末ＳＤ
ｏのところで出力用にラッチ１１２の４ビツトのうちの
１ピットを選択する。 いったんａＬＤＥＮが低状態に戻るとバス・トランジス
タ１１４はターン・オフされ、線ＰＭＸ３の状態が再び
ラッチ１００２をトグルしてラッチ１１２の第４番目の
ビットの選択中の状態を変える。このトグルのため、前
述したように、プレデコーダ１０８と直列デコーダ１０
は、前のグループの４、ビットから第４番目のビットを
出力する間に、次のグループの４ビツトを出力用に選択
することになる。前述のように、８ＰＭＸ２上の高論理
状態はＲＳラッチ１１８をリセットするので、次のグル
ープの４ビツトが選択される間、ラップ１１２はデータ
・レジスタ８から分離される。ＡＮＤゲート１２２とＯ
Ｒゲート１２０を提供して、ロードされたアドレスの２
個の最下位ビットが１１である（すなわら、ＲＳランチ
１１８をリセットするべきｌ’）　Ｍ　Ｘ　２信号が何
もない）場合に、ラッチ１１２が分離されるようにする
。もし線ＬＤＥＮと線ＰＭＸ３の両方が同時に高論理状
態である（すなわち、ロードされたアドレスが１１で終
わる）場合、ＡＮＤゲート１２２ににり高レベルがＯ１
１ゲート１２０に現われ、よって、ＲＳラッチ１１８が
リセットされてパス・トランジスタ１１６がターン・Ａ
゛フされる。線ＬＤＥＮはバス・トランジスタ１１４を
ターン・オンし、Ｎ　Ａ　Ｎ　Ｉ）ゲー１−１０４のト
グルを無効にしたので、新しい最初のアドレスにより選
択された４ビツトはバス・トランジスタ１１４を介して
ラッチ１１２にロードされ、第４ｉ目のビットが１−、
　Ｓ　Ｂデコーダ１０からの線ＰＭＸ３上の高論理状態
に応答してマルチプレクサ１２４により選択される。 １１！ｄＰＭＸ３がａｒ＆るときに−ＩＬＤＥＮが続い
て低論理状態に戻ると、パス・トランジスタ１１４がタ
ーン・オフし、ＯＲゲート１２０とＡＮＤゲート１２２
の作動によりラッチ１１８がリセットされるため、ラッ
チ１１２がデータ・レジスタ８から分離される。同様に
、線ＬＤＥＮが続いて低論理レベルに戻ると（線ＰＭＸ
３は高いが）ＮＡＮＤグーｈ　１０４の出力は低状態に
なり、ラッチ１００２のＴ出力をトグルし、ラッチ１０
０　乃至１００７に記憶したカウントを増加する。これ
により、プレデコーダ８と直列デコーダ１０は増加され
たカウントをデコードし、データ・レジスタ８の次の対
応するグループの４ビツトを選択することができる。前
述のように、端末５ＣＬＫの直列クロック信号の次の周
期で、線Ｐ　Ｍ　Ｘ　ＯＬＪ　５　ｙ　チ１００　　及
び１ｏＯ１のトグルに従って高レベルになり、ＲＳラッ
チ１１８をセットし、データ・レジスタ８の選択された
４個のデータ・ビットをラッチ１１２に、そこから出力
するために接続する。 さて第４図を参照して、本発明の別の好ましい実施例を
説明する。第４図に示す実施例の素子は第２図の実施例
の素子のようなりＡ能を実行し、同一参照番号で示され
る。第４図の実施例により、ラッチ１ｏＯｏに記憶され
たアドレスの最下位ビットの状態に応じてバイブライニ
ングを実行する。。 従って、ラッチ１００１乃至１００□に記憶されるアド
レスの７個の最上位ビットは、プレデコーダ１０８と１
列デコーダ１０によりデコードされて、データ・レジス
タ８の２５６ピツトのうちの２ビツトを選択する。 直列出力モードのマルチブレクリ１０２によりラッチ１
００ｏのＱ及びＱ−出ノ】をラッチ１００１のＴ及び■
−人力にそれぞれ接続し、従ってラップ１００ｏの内容
が０から１に切り替わるのに応答して、実行値の０列り

【コック信号の１周期前にラッチ１００．をトグルする
。これにより、ｆレア」−・ダ１０８と直列デコーダ１
Ｑは、前のグループの２ビツトの第２番目を出力してい
る間に、記憶したアドレスの７個の最上位ビットの内容
を増加することが可能にされる。直列入力モードでは、
マルチブレクリ１０２により、ラッチ１００　　と１０
０１との間の接続を反転さＵ、ラッチ１００ｏのＱ及び
Ｑ−出力をラッチ１００１の゛丁−及びＴ入力にそれぞ
れ接続でるようにするが、これは他のラッチ１００１乃
至１００□の接続と同様である。従って、線Ｓｔ上の信
号によりマルチブレクリ１０２を直列デコ−ダのバイブ
ライン接続の選択用にｆｉｌｌｌｌｌｌする。同様に、
Ｉ！１ｌＬＤＥＮを’？ＪＬ−１−７Ｌ／り”Ｊ１０２
へのａＩ制御入力として提供し、従ってラップ１００１
のＴ　及び゛「入力にそれぞれ接続されているラッチ１
００ｏのＱ及びＱ−出力の直列入力モード接続が、線ｐ
ｓｏ乃至ＰＳ７からラッチ１００１乃至１００７をロー
ドしている問に選択される。ラッチ１１２は２・＝（ツ
ウ−）ｌ（２から１への）のマルチプレクサ１２４に接
続されており、そのマルチプレクサの制御入力はラッチ
１００゜のＱ及びＱ　出力に接続されて、ａ列人力／出
力端末ＳＤｏに伝えるためにそこに記憶された情報の２
ピツト中から選択する。 バス・トランジスタ１１４はデータ・レジスタ８とラッ
チ１１２の間に接続されて、その閤のデータの２ビツト
を伝送する。第２図のように平明にするために１個のバ
ス・トランジスター１４のみを第４図に示づが、もちろ
ん２個のバス・トランジスタ１１４が２本のデータ線の
それぞれに用いられており、ｌ・リステート・バック７
も同様にその場所に用いられている。バス・トランジス
タ１１４のゲートはＯＲゲー１−２００の出力に接続さ
れている。ＯＲゲート２００には３人力あり、そのうち
の１本はＡＮＤグー１−２０２の出力に接続されており
、他の２人力は線ＬＤＥＮ及びＳｌに接続されている。 この様にして、バス・トランジスタ１１４は、（線Ｌ　
ｏ　ＩＥ　Ｎが高論理レベルである）ラッチ１００　乃
至１００７のロード中の、または、線５ＣＬＫ上の直列
クロック信号とラッチ１００ｏのＱ−出力が共に高であ
るような時間中の、（線ＳＩが高論理レベルである）直
列人力モードで導電性になる。 さて、第５図を参照して、第４図の別の好ましい実施例
の動作を説明するが、同図は直列出力モード中のラッチ
１０ｏ　乃至１０ｏ１のローデイレグ後の６のである。 ラップ１００．１７）Ｑ出力は線５ＣＬＫで受けた直列
クロック信号の全周期を変えるものとして示す。直列８
１力士−ドを選択したので、ラッチ１００１の王人力は
ラッチ１００ｏのＱ出力の後に続き、低から高への移行
をするラッチ１００ｏのＱ出力にＩ！ｃ）谷して、ラッ
チ１００１乃至１００．の内容が増加する。第５図に示
すラッチ１００．のＴ入力の破線波形は、直列入力モー
ド中にそれに接続されたラッチ１００ｏのＱ−出力の関
係を示す。従って、直列出力モードでは、ラッチ１０ｏ
１乃至ｉｏｏ、の内容は、それらが直列入力モードで増
加するとき（すなわち、ここに説明されるパイプライン
機構なしのとき）よりも直列クロックイ８＠の１全周期
前に増加する。 直列出力ストリーム中、線ＳＩ及びＬＤＥＮが共に低で
あるので、ＯＲゲート２００はＡＮＤゲート２０２の出
力に応答する。ＡＮＤゲート２０２は、ラッチ１０ｏｏ
のＱ−出力が高で（従って第５図のＱ１００ｏはｎ（で
）、線５ＣＬＫ上の直列クロック信号が高であるような
時に、＾出力を有する。、ＯＲゲー１−２００からの高
出力【ま、バス・トランジスタ１１４をターン・オンし
、データ・レジスタ８からの選択された対のピットをラ
ッチ１１２に接続する。線５ＣＬＫのめ列クロツク信号
が低に戻った後、バス・トランジスタ１１４はターン・
オフされてラッチ１１２がデータ・レジスタ８から分離
される。上述したように、ラッチ１００ｏのＱ出力が高
であるような時にランチ１００１のｆ入力は低から高へ
の移行を行なうので、カウンタ２２の７個の最上位ピッ
トが増加され、プレデコーダ１０８と直列デコーダ１０
によりデコードされる。これは、館に選択された対の第
２番目のピット（例えば第５図の［３１Ｔ　　１）が出
力のところに現れているような時に光重する。 ＯＲゲート２００の出力がこの時に低であるので、バス
・トランジスター１４はラッチ１１２をデータ・レジス
タ８から分離して、出力されるデータが、ラッチ１ｏＯ
ハエ１００７の増加された内容のデコードの完了によっ
て妨害されないようにするが、これは、端末Ｓ　ＣＬ　
Ｋの直列クロック信号のこの期間中に生じる。端末ＳＣ
［、Ｋの直列クロック信号の次の低から高への移行に応
じて、ＯＲゲート２００の出力は高くなるので、バス・
トランジスター１４はデータ・レジスタ８中で選択され
た次のグループの２ビツトをラッチ１１２に伝え、ラッ
チ１００ｏのＱ−出力はマルブブレクリ１２４を介して
その２ビツトのうちの第１番目のピットを出力用に選択
するが、これは第５図のＢＩＴ　　Ｏ−で示す。 直列入力中、第２図の実施例のように、パイプラインさ
れたデコードはなるべくなう、この例では無効にして、
入力データの第２番目のピットが好ましい位置の２ビツ
ト前に書き込まれないようにするのがよい。従って、線
Ｓ１により、マルチプレクリ１０２は、ラッチ１００ｏ
のＱ及びＱ−出力をラッチ１００１のＴ−及びＴ入力に
それぞれ接続させ、他のラッチ１００ｎも同じ様にさせ
る。更に、このデコードは入力データと矛盾なく発生す
るので、線ＳｌはＯＲゲート２００を介してパス・トラ
ンジスタ１１４を直列入力動作の間ずっと導電性にした
ままにする。 第２図の実施例と同様に、新しい内容をラッチ１ｏＯ１
乃至１０ｏ７にＬ」−ドする間に別のやり方を採用した
とき生じるかもしれない潜在的な曖昧性は、第４図の構
造により防ぐことができる。 このローディング中、線Ｌ　Ｄ　Ｅ　Ｎが＾論理レベル
にある場合、マルチプレクサ１０２はラッチ１０ｏｏの
Ｑ及びＱ−出力をそれぞれラッチ１００１の［−及びＴ
入力に接続し、他のラッチ１００、も同じ様にする。こ
のようにして、１００１の状態の初期の増加は、データ
・レジスタ８からの第１番目の出力ビットを妨害しなく
なる。更に、ＯＲゲート２００は高である線Ｌ　Ｄ　Ｅ
　Ｎに応答して、パス・トランジスタ１１４をターン・
オンするので、カウンタ２２の新しい内容によって選択
されたビット対がラップ１１２に直接伝えられる。線Ｌ
ＤＥＮが低に戻ってからは、第５図に関連して以上に説
明したような動作が続く。 ここに説明した実施例の特徴は、もちろん、スブリツ］
・・データ・レジスタ８のようなデュアルポート・メモ
リ１の直列側の様々な構造に適用することができるとい
うことに好意されたい。これらのスプリット・データ・
レジスタ８により、スプリット・データ・レジスタ８と
転送ゲート４との１つの間の転送が、ここに開示するバ
イブライニングを用いる出力の様な別のスプリット・デ
ータ・レジスタ８からの直列出力中に可能にされる。 以上に、本発明を実施例を参照して説明したが、この説
明は単なる例であって、制約的な解釈をしようとするも
のではないということを叩解されたい。更に、この説明
を参照する当業者にどって、本発明のこれらの実施例の
；Ｊ細への多くの変更及び実施例の追加をな１゛ことが
明らかでありまた可濠であろうということを理解された
い。更に、説明した実施例と同一の結果を達成するため
に、当業者は、現有及び未来の同等の構成と、ここに説
明したものをたやすく首換えてもよい。このような変更
、置換え、及び追加の実施例は、本発明の特許請求の粘
神及び範囲内にあるものとする。 以上の説明に関連して、更に、下記の項を開示する。 （１）　　行及び列に配列したメモリ位置のアレイとレ
ジスタとを有し、直列クロック信号に応答して、そのレ
ジスタに前記アレイの選択した１行中の複数のメモリ・
セルの内容を転送することができ、またそのレジスタか
らデータを直列出力端末のところで直列に出力すること
ができるようなタイプのメモリにおいて、直列制御回路
が、 最上位部分と最下位部分とに配列されて、前記レジスタ
中の１個の位置に対応する値を記憶するカウンタであっ
て、前記カウンタが前記直列り［］ツク信号を受信し、
それに応答してその内容を増加することと、 前記カウンタと前記レジスタとに接続されて、前記カウ
ンタの前記最上位部分により記憶された値に従って前記
レジスタ中の複数の位置を選択するデコーダと、 前記デコーダにより選択された複数のレジスタ位置の内
容を記憶するラッチと、 ＠配しジスタと前記ラッチとの間に接続され、分離制御
信号に応答して前記ラッチを前記レジスタから選択的に
分離する手段と、 前記カウンタの前記最ト位の部分に接続され、前記カウ
ンタの前記最下Ｍ１部分の内容に応答して、前記分離手
段に対して前記分離制御信号を発生しかつ前記カウンタ
の所定の組の段により記憶された内容を増加するυ制御
論理とを含む直列制御回路。 （２）　　第（１）項に記載した直列制御回路において
、前記カウンタが複数の段を含むリプル・カウンタであ
って、各前記段がトグル入力を有し、前記カウンタの最
下位段が前記直列クロック信号をそのトグル入力のとこ
ろで受信し、前記カウンタの前記最上位部分の最下位段
が前記制御論理に接続されたトグル人力を有し、多他の
前記段が次の最下位段の出力に接続されたトグル入力を
有ジる直列制御回路。 （３）　　第（２）項に記載した直列制御回路において
、前記制御論理が、前記カウンタの前記最下位部分がオ
ーバフローよりも少ない（未満の）値を右するのに応答
して、前記カウンタの前記最上位部分の最下位段にトグ
ル入力を与える直列制御回路。 （４）　　第（２）項に記載した直列制御回路にＪ３い
て、前記カウンタの前記段が更にプリセット入力とロド
司能入力とを有し、ゆえに、各段がロード可能信号に応
答して前記ブリヒツト入力の論理状態で［Ｊ−ドされる
直列制御回路。 （５）　　第（４）項に記載した直列制御回路において
、前記分離手段がｒｆＸ記ロード可能信号に応答して前
記レジスタを前記ラッチに接続する直列制御回路。 （Ｇ）　　第（５）項に記載した直列υＩｔ１１回路に
おいて、前記１ＩＩＩ御論理が、前記カウンタの前記最
下位部分がその最大値に達するのに応答して、Ｎｒ記カ
ウンタの前記最上位部分を増加する直列！１１御回路。 （７）　　第（６）　ｒｎに記載した直列制御回路にお
いて、前記制御論理が、前記ロード可能信号に応答して
、前記カウンタの前記最上位部分が前記最大値に達する
のに応じ″′ｒ、前記所定の組の段の内容を増加するこ
とができない直列制御回路。 （８）　　第（１）項に記載した直列制御回路であって
、４更に、 Ｉｙｉ記ラッチと前記直列出力端末との間レー接続され
、 かつ前記カウンタのｌｙｊ記最ト位部分の内容に応答し
て制御人力を有して、眞記直列出力喘末どのデータの伝
達用に前記ラッチの１個の位置を選択する直列マルチプ
レクサを含む直列制御回路。 （９）　　第（１）項に記載した１列制御回路において
前記カウンタの前記最下位部分が単一ビットを記憶する
直列１ｉＩＪ御回路。 （１０）第（１）項に記載した直列制御回路において、
前記カウンタの前記第一段が投数ビットを記憶する直列
制御回路。 （１１）　　第（１）項に記載した直列！！Ｉ　１１１
１回路におい（，１ド１記制Ｗ論理が、前記カウンタの
前記最下位部分がその最大値に達プるのに応答して、前
記カウンタの前記最上位部分を増加する直列制御回路。 （１２）　　第（１１）項に記載した直列ｆｔ、Ｉ制御
回路にＪりいて、前記！１００論理が前記所定の組の段
の内容を増加するのに先立って前記分離制御信号を発生
ずる直列制御回路。 ＜１３）　　行及び列に配列したメモリ位置のアレイと
、 前記アレイに接続され−Ｃ１行アドレス信号に応答して
前記メモリ位置の１行を選択する手段と、直列アクセス
端末と、 複数の位置を含むレジスタど、 前記アレイと前記レジスタのとの間に接続されて、前記
アレイの選択された１行中の複数のメモリ・セルの内容
を前記レジスタに転送する手段と、ａ列クロック信号を
受信する直列クロック端末と、 多数の段を含み、前記レジスタの１個の位置に対応する
値を記憶するカウンタであって、前記カウンタの最ト位
段が前記直幻りロック輯；未に動性的に接続されており
、従って、その内容”がｆＦＪ記直列りＬ】ツク（３号
に応答し７、増加されることと、ｌｙｌ記ｈウンタと前
記レジスタとの間に接１ｇ：さ豹て、前記カウンタの所
定の組の段の内容に応答して前記レジスタの複数の位置
を選択づるデコーダであって、前記Ｎ定の相の段が前記
カラ〕ｌりの最」−位ビットを表わすことと、 前記レジスタと眞記直列／クレス端木との間に接続され
て、前記複数のレジスタ位置の選択された１個の内容を
その闇で伝えるマルチプレクサであって、前記選択され
たレジスタ位１１！２ｆｆｉ６’ｆ記カウンタの残りの
内容に対応し、前記所定の組の段にはないことと、 前記カウンタの前記残りに接続されて、前記カウンタの
前記残りの内容がそのオーバフロー値以外の所定の１１
ｔＩに速するのに応答して前記カウンタの前記所定の組
の段の内容を増加する制御論理とを含むメモリ。 （１４）　　第（１３）項に記載したメモリであって、
更に、 前記レジスタと前記ラッチとの間に接続されて、分離制
御信号に応答して前記ラッチを前記レジスタから分離す
る分離手段と、 前記υＩｔｌｌｌ信号が同様に、前記カウンタの前記残
りの内容がそのオーバフロー値以外の所定の値に達する
のに応答して、前記分離制御信号を発生することとを含
むメモリ。 （１５）　　第（１３）項に記載したメモリにおいて、
前記カウンタの前記残りが単・−段を含むメモリ。 （１６）　　第（１３）項に記載したメモリにおいて、
前記カウンタの前記残りが複数段を含むメモリ。 （１１）　　第（１３）項に記載したメｔりにおいて、
前記カウンタがリプル・カウンタであって、その中の前
記段がトグル人力を有し、前記カウンタの最下位段がそ
のトグル入力のところで前記直列クロック信号を受信し
、前記所定の組の最下位段のトグル入力が前記制御論理
に接続され、前記カウンタの他の段のトグル入力が次の
ｉ　７４位段の出力に接続されていることと、 前記制御論理が、前記カウンタの前記残りの内容がその
Ａ−パフロー値以外の所定の値に達するのに応答して、
前記所定の相の最下位段の前記１〜グル入力に信号を提
供することとを特徴とするメモリ。 （１８）　　第（１７）項に記載したメ七りにおいて、
前記制御論理が、前記レジスタが直列入力データを受・
プ取ることになる直列入力ニードを示１貞列選択信号に
応答し、前記直列入力モード中の前記制御論理が、前記
残りの内容がそのオーバフロー値に達するのに応答して
前記所定組の段の内容を増加するメモリ。 （１９）　　第（１８）項に記載したメモリにおいて、
前記直列アクセス端末が同様に直列入力データを受は取
るためのものであるメモリ。 （２０）　　第（１９）項に記載したメモリにおいて、
前記制御論理が、 前記カウンタの前記残りの段の出力に接続されたＬＳ８
デコーダであって、前記デコーダが前記カウンタの前記
残りに記憶されたそのオーバフロー値以外の所定の値に
対応する出力を有することと、 υＩｇＡマルヂマルチプレクサて、前記ＬＳ８デコーダ
の前記出力に接続されたデータ人力と、前記残りの段の
最上位段の出力に接続されたデータ入力と、前記直列入
力選択信号を受信する制御入力と、前記所定の組の中の
前記最下位ビットのトグル入力に接続された出力とを有
し、それにより、前記残りの段の前記最上位段の出力が
前記直列入力モード中に前記ｉＩＩ１ｗＪマルチプレク
サの出力に伝えられ、また前記Ｌ　Ｓ　Ｂデコーダの出
力が前記直列入力モードでないときに前記制御マルチプ
レクサの出力に伝えられることとを含むメモリ。 （２１）　　第（１９）項に記載したメＬりにおいて、
前記カウンタの前記残りが甲−段を含むメモリ。 （２２）　　第（２１）項に記載したメモリにおいて、
前記Ｑｉ制御論理が、 ｌｊＪ　ＩＩＩマルチプレクサであって、前記残りの段
の出力に接続されたデータ入力と、前記残りの段の出力
の補数に接続されたデータ入力と、前記所定の組の中の
前記最上位ピットのトグル入力に接続された出力と、前
記直列入力選択信号を受信するｔ、ｌ＋５１１人力とを
有し、それにより、前記マルチプレクサの出力が前記残
りの段のオーバフローの内容に応答して前記直列入力モ
ード中に前記所定の絹の中の前記最下位ビットにトグル
信号を与え、また、前記制御マルチプレクサの出力が前
記直列入力モードでないときに前記残りの段の出力が変
化するがオーバフローしないのに応答してそごにトグル
信号を与えることとを含むメモリ。 （２３）　　バイブライン６列ポートの特徴をな１Ｊデ
ユアルポート・メモリを開示する。デアアルポート・メ
モリの直列側は、所定の段の間で分けられたりプル・カ
ウンタ２２を含む。その分かれ目より上位の段の内容を
ゲコードして、出力用に直列レジスタ８の１グループの
ピッ１−を選択し、またその内容はラッチ１１２でラッ
チする１、直列出力において、分かれ目より下位の段の
内容をデーコードし、従って、その分かれ目より上位の
段がある値に近するのに応答してその分かれ目より上位
の４゜ 段が増加され、その増加された値がデコードされる。レ
ジスタ８とラッチとの間のバス・トランジスタ１１４．
１１６は、増加した値がデコードされているような時間
中にターン・オフされ、従って、新しい値が出力を妨害
しない。ラッチした出力は、ｖｌれ目より下位の段の鎖
に応益してラッチ・ビットを選択するマルチプレクサ１
２４により選択的に表わされる。段の値がその最大！ｔ
１（すなわち、次のグループの第一番目のビット）に達
すると、パス・トランジスタ１１４，１１６を可能にし
て、分かれ目より上位の段の増加した内容に対応する内
容が出力のところで次に表わされるようにづる。論理を
提供して、直列人力中に段が分かれないようにし、入力
データの記憶に先立つカウンタ２２の初１９ｊの増加を
防ぐ。論理を同様に提供して、カウンタに新しい値がロ
ードされた後、最初に、分かれ目より１位のカウンタ段
の初期の増加に妨害されずに第一ビットが出力されるよ
うにする。

【図面の簡単な説明】

第１図は、本発明にしたがって構成したデュアルポート
・メモリの好ましい実施例の略ブロック図である。 第２図は、第１図のメモリの直列出入力回路の第一の実
施例の大要の電気図である。 第３図は、第２図の回路からの直列出力の動作を説明す
るタイミング図である。 第４図は、第１図のメモリの直列入出力回路の第二の実
施例の大要の電気図である。 第５図は、第４図の回路からの直列出力の動作を説明す
るタイミング図である。 主な符号の説明 １：デュアルポート・メモリ ８：データ・レジスタ １０：直列デコーダ ２２：カウンタ １００．１１２：ラッチ １０２．１２４：マルチプレクサ １０８：プレデコーダ １１０：ＬＳＢデコーダ １４゜ ：バス トランジスタ

Claims (1)

【特許請求の範囲】
1. （１）行及び列に配列したメモリ位置のアレイとレジス
   タとを有し、直列クロック信号に応答して、そのレジス
   タに前記アレイの選択した１行中の複数のメモリ・セル
   の内容を転送することができ、またそのレジスタからデ
   ータを直列出力端末のところで直列に出力することがで
   きるようなタイプのメモリにおいて、直列制御回路が、 最上位部分と最下位部分とに配列されて、前記レジスタ
   中の位置に対応する値を記憶するカウンタであって、前
   記カウンタが前記直列クロック信号を受信し、それに応
   答してその内容を増加する前記カウンタと、 前記カウンタと前記レジスタとに接続されて、前記カウ
   ンタの前記最上位部分により記憶された値に従って前記
   レジスタ中の複数の位置を選択するデコーダと、 前記デコーダにより選択された複数のレジスタ位置の内
   容を記憶するラッチと、 前記レジスタと前記ラッチとの間に接続され、分離制御
   信号に応答して前記ラッチを前記レジスタから選択的に
   分離する手段と、 前記カウンタの前記最下位の部分に接続され、前記カウ
   ンタの前記最下位部分の内容に応答して、前記分離手段
   に対して前記分離制御信号を発生しかつ前記カウンタの
   所定の組の段により記憶された内容を増加する制御論理
   とを含む直列制御回路。