JPH0329182A - ワード長変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に形成されたワード長変換回
路に係り、特にＲＡＭ　（ランダム・アクセス・メモリ
）部に文字フォント等のデータを書込むための制御回路
に使用される。

（従来の技術） 従来、コンピュータシステム等において画面上に表示す
べき文字のフォントデータをテキスト用ビデオＲＡＭに
書込むために、第８図あるいは第１２図に示すような書
込み制御回路を有する半導体集積回路が用いられている
。

第８図に示す書込み制御回路おいて、８０は例えば２４
×ｎビットのＲＡＭ部、８１ａｌ　〜８１ｃｎはそれぞ
れ８ビット単位のデータを格納するＲＡＭ部内のセルブ
ロック、８２はＲＡＭ部８０のロウ方向の選択を行なう
ためのロウ選択信号Ｒａ１〜Ｒａｎを出力するロウデコ
ーダ、８３はＲＡＭ部８０のカラム方向の選択制御を行
うカラムデコーダ、８４ａ〜８４ｃはカラムデコーダ８
３により選択的に活性化されてＲＡＭ部８ｏとの間゛で
８ビット単位でデータの入／出力を行なう３個の入／出
力ゲートブロック、８５は人／出力ゲートブロック８４
ａ〜８４ｃの各入力側に共通に接続された８ビット用の
データバス、８６ａ〜８６ｃは入／出力ゲートブロック
８４ａ〜８４ｃの各出力側とＲＡＭ部８０との間にそれ
ぞれ接続された８ビット用のデータバスである。

上記構成において、ある１つのセルブロック（例えば８
１ａｌ）にデータを書込む場合、このセルブロック８１
ａ１に対応する入／出力ゲートブロック８４ａをカラム
デコーダ８３により選択して活性化させ、ロウデコーダ
８２によりＲＡＭ部８０のロウ方向の所定範囲内を選択
することにより、データ′がデータバス８５から入／出
力ゲートブロック８４ａおよびデータバス８６ａを通っ
て上記セルブロック８１ａ１に書込まれる。

上記構成によれば、例えば第９図に示すような１６Ｘ１
６ドットの文字フォントのデータをＲＡＭ部８０に書き
込む場合は問題がないが、例えば第１０図に示す５×７
ドットの文字フォントのように、横方向（行方向）ドッ
ト数が前記セルブロック８１ａ１〜ｇｌｃｎそれぞれの
カラム方向ビット数より小さい文字フォントのデータを
ＲＡＭ部８０に書き込む場合は次に述べるような問題が
ある。

以下、例えば第１１図に示すように、５×７ドットの文
字フォントデータの４文字分を３つのセルブロック（例
えば８１ａ１〜８１ｃ１）に連続的に書込む場合につい
て詳細に説明する。まず、１つのセルブロック８１ａｌ
に対応する入／出力ゲートブロック８４ａをカラムデコ
ーダ８３により選択して活性化させ、ロウデコーダ８２
によりＲＡＭ部８０のロウ方向の所定範囲（例えばＲａ
２〜Ｒａｇ）内を順次（７回）選択し、この選択に順次
対応して、“Ａ゜の文字フォントデータの各行の５ビッ
トのデータの下位に３ビット分の“０”を付加した８ビ
ットデータ（７０Ｈ．８８Ｈ，　　８８Ｈ，　　８８Ｈ
，　　Ｆ８Ｈ，　　８８Ｈ，８８Ｈ）をデータバス８５
から入／出力ゲートブロック８４ａ〜８４ｃに与え、デ
ータバス８６ａを介してセルブロック８１ａｌの各カラ
ムに書込むことにより、“Ａ″の文字フォントデータを
書き込むことができる。ここで、第１１図中のＲＡＭ部
８０において、＊印表示はデータ“１′を示し、空白表
示はデータ′０１を示している。

次に、′Ａ”の文字フォントに続く文字フォントが“Ｂ
”に決まったとすると、“Ｂ”の文字フォントデータは
データバス８６ａの下位２ビットとデータバス８６ｂの
上位３ビットとに跨がっているので、まず、セルブロッ
ク８１ａｌに対応する入／出力ゲートブロック８４ａを
カラムデコーダ８３により選択して活性化させ、ロウデ
コーダ８２によりＲＡＭ一部８０のロウ方向の所定範囲
内を順次選択し、この選択に順次対応して、“Ａ”の文
字フォントデータの各行の５ビットのデータの下位に空
白表示用の１ビット分の“Ｏ″と“Ｂ”の文字フォント
データの各行の上位２ビット分のデータを付加した８ビ
ットデータ（７３Ｈ、８ＡＨ，８ＡＨ，８八Ｈ，ＦＡＨ
，８ＡＨ，８ＢＨ）をデータバス８５から入／出力ゲー
トブロック８４ａ〜８４ｃに与えてセルブロック８１ａ
１の各カラムに書込む。

次いで、セルブロック８１ａｌに連続する次のセルブロ
ック８１ａ２に対応する入／出力ゲートブロック８４ｂ
をカラムデコーダ８３により選択して活性化させ、ロウ
デコーダ８２によりＲＡＭ部８０のロウ方向の所定範囲
内を順次選択し、この選択に順次対応して、“Ｂ″の文
字フォントデータの各行の５ビットのデータの下位３ビ
ット分の下位に５ビット分の“０゜を付加した８ビット
データ（ＣＯＨ，２０Ｈ，２０Ｈ，ＣＯＨ，２０Ｈ，２
０Ｈ，ＣＯＨ）をデータバス８５から入／出力ゲートブ
ロック８４ａ〜８４ｃに与えてセルブロック８１ｂ１の
各カラムに書込むことにより、連続する２つのセルブロ
ック８１ａ１８１ｂ１に“Ａ゛Ｂ゜の文字フォントデー
タを書込むことができる。

以下、上記したような要領で、“Ｃ゛の文字フォントデ
ータの書込み、“Ｄ゜の文字フォントデータの書込みを
繰返すことにより、“Ａ”Ｂ゜“Ｃ”Ｄ”の文字フォン
トデータを書込むことができる。

しかし、上記したように、８Ｘ７ビットで与えられる５
Ｘ７ドットの文字フォントのデータの４文字分を連続的
に３つのセルブロック８１ａ１〜８１Ｃ１に書込む場合
、７Ｘ３Ｘ２−４２回もの多数回の書込みを必要とし、
これに伴うソフトウェア上の処理が大変複雑になり、書
込み処理時間も大変長くかかる。

一方、第１２図に示す別の従来の書込み制御回路におい
て、８０は例えば２４ＸｎビットのＲＡＭ部、８２はＲ
ＡＭ部８０のロウ方向の選択を行なうためのロウ選択信
号Ｒａｌ−Ｒａｎを出力するロウデコーダ、８３はＲＡ
Ｍ部８０のカラム方向の選択制御を行なうカラムデコー
ダ、８４ａ〜８４ｃはカラムデコーダ８３により選択的
に活性化されてＲＡＭ部８０との間で８ビット単位でデ
ータの入／出力を行なう３個の８ビット用人／出力ゲー
トブロック、８７ａ〜８７ｄはカラムデコーダ８３によ
り選択的に活性化されてＲＡＭ部８０との間で６ビット
単位でデータの人／出力を行なう４個の６ビット用人／
出力ゲートブロック、８５は７個の人／出力ゲートブロ
ック８４ａ〜８４ｃ１８７ａ〜８７ｄの各入力側に共通
に接続された８ビット用のデータバス、８６ａ〜８６ｃ
は８ビット用人／出力ゲートブロック８４ａ〜８４ｃの
各出力側とＲ　Ａ　Ｍ部８０との間にそれぞれ接続され
た８ビット用のデータバス、８８ａ〜８８ｄは６ビット
用入／出力ゲートブロック８７ａ〜８７ｄの各出力側と
ＲＡＭ部８０との間にそれぞれ接続された６ビット分の
データバス、８９は８ビット用人／出力ゲートブロック
８４ａ〜８４ｃまたは６ビット用人／出力ゲートブロッ
ク８７ａ〜８７ｄのどちらか一方を選択制御するための
８／６ビット選択制御回路である。

６ビット用入／出力ゲートブロック８７ａ〜８７ｄは、
ＲＡＭ部８０に対する書込みデータとして８ビットのデ
ータが入力した時は上位２ビットを無効として６ビット
データとして書込み、ＲＡＭ部８０からの読出しデータ
として８ビットのデータが入力した時は上位に２ビット
分のＭＯ”を付加した８ビットデータとして読出すよう
に構成されている。

上記構成において、例えば第９図に示したような１６Ｘ
１６ドットの“東”という文字フォントのデータをＲＡ
Ｍ部８０に書込む場合、まず、８７６ビット選択制御回
路８９から８ビット用入／出力ゲートブロック８４ａ〜
８４ｃの活性化信号（６ビット用人／出力ゲートブロッ
ク８７ａ〜８７ｄの非活性信号）を出力する。そして、
１つの８ビット用人／出力ゲートブロック８４ａをカラ
ムデコーダ８３により選択して活性化させ、ロウデコー
ダ８２によりＲＡＭ部８０のロウ方向の所定範囲（例え
ばＲａ１〜Ｒａｌ　ｂ　）内を順次（１６回）還択し、
この選択に順次対応して、“東”の文字フォントデータ
の各行の上位半分（８ビット）のデータをデータバス８
５から８ビット用人／出力ゲートブロック８４ａ〜８４
ｃに与えることにより、カラムデコーダ８３により選択
された８ビット用入／出力ゲートブロック８４ａに接続
されている各カラムに書込む。

次いで、カラムデコーダ８３により上記とは別の１つの
８ビット用入／出力ゲートブロック８４ｂを選択して活
性化させ、ロウデコーダ８２によりＲＡＭ部８０のロウ
方向の所定範囲内を順次選択し、この選択に順次対応し
て、“東”の文字フォントデータの各行の下位半分（８
ビット）のデータをデータバス８５から８ビット用入／
出カゲートブロック８４ａ〜８４ｃに与えることにより
、カラムデコーダ８３により選択された８ビット用人／
出力ゲートブロック８４ｂに接続されている各カラムに
書込む。これにより、ＲＡＭ部８０内に“東”の文字フ
ォントデータを書込むことができる。

これに対して、８×７ビットで与えられる′Ａ″“Ｂ”
　゜Ｃ”Ｄ”のような５×７ドットの文字フォントデー
タの４文字分を連続的に書込む場合について詳細に説明
する。まず、８７６ビット選択制御回路８９から６ビッ
ト用人／出力ゲートブロック８７ａ〜８７ｄの活性化信
号（８ビット用入／出力ゲートブロック８４ａ〜８４ｃ
の非活性信号）を出力する。そして、１つの６ビット用
入／出力ゲートブロック８７ａをカラムデコーダ８３に
より選択して活性化させ、ロウデコーダ８２に一よりＲ
ＡＭ部８０のロウ方向の所定範囲（例えばＲａ２〜Ｒａ
ｇ）内を順次（７回）選択し、この選択に順次対応して
、第１３図に示すように″Ａ”の文字フォントデータの
各行のデータをデータバス８５から入／出力ゲートブロ
ック８７ａ〜８７ｄに与えることにより、６ビット用入
／出力ゲートブロック８７ａから有効な６ビットデータ
が書込みデータとしてデータバス８８ａに出力し、“Ａ
＃の文字フォントデータを書込むことができる。

次いで、カラムデコーダ８３により上記とは別の１つの
６ビット用人／出力ゲートブロック８７ｂを選択して活
性化させ、ロウデコーダ８２によりＲＡＭ部８０のロウ
方向の所定範囲内を順次選択し、この選択に順次対応し
て、“Ｂ”の文字フォントデータの各行のデータをデー
タバス８５から入／出力ゲートブロック８７ａ〜８７ｄ
に与えることにより、６ビット用入／出力ゲートブロッ
ク８７ｂから有効な６ビットデータが書込みデータとし
てデータバス８８ｂに出力し、“Ｂ”の文字フォントデ
ータを書込むことができる。この際、先に書込まれてい
る“Ａ”の文字フォントデータに何等影響を与えないで
書込みが行なわれる。

以下、同様の要領で、“Ｃ”の文字フォントデータの書
込み、“Ｄ゜の文字フォントデータの書込みを繰返すこ
とにより、′Ａ”　″Ｂ”Ｃ’“Ｄ゛の文字フォントデ
ータを連続的に書込むことができる。

上記したように、ワード長が８ビットの系統と６ビット
の系統との２系統を持つことにより、５Ｘ７ドットの文
字フォントのデータの４文字分をＲＡＭ部８０内に連続
的に書込む場合、７×４ー２８回の書込みで済むが、８
ビット用人／出力ゲートブロック８４ａ〜８４ｃと６ビ
ット用入／出カゲートブロック８７ａ〜８７ｄとの２系
統および８ビット用データバス８６ａ〜８６ｃと６ビッ
ト用、データバス８８ａ〜８８ｄとの２系統を必要とす
るので、回路構成が大きくなり、必要とする配線領域が
増加するので、集積回路化に際してチップサイズが大き
くなるという問題がある。

（発明が解決しようとする課８） 上記したように、従来の文字フォントデータ書込み制御
回路は、８Ｘ７ビットで与えられる５×７ドットの文字
フォントのデータの複数文字分を連続的にＲＡＭ部に書
込む場合、多数回の書込みを必要とし、これに伴うソフ
トウエア上の処理が大変複雑になり、書込み処理時間も
大変長くかかるという問題がある。また、ワード長が８
ビットの系統と６ビットの系統との２系統および８ビッ
ト用データバスと６ビット用データバスとの２系統を持
つようにした従来の文字フォントデータ書込み制御回路
は、回路構成が大きくなり、必要とする配線領域が増加
するので、集積回路化に際してチップサイズが大きくな
るという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ワード長が８ビットの文字フォントデータで
あろうと６ビットの文字フォントデータであろうとも、
連続的にＲＡＭ部に書込む場合の書込み回数が少なくて
済み、これに伴うソフトウエア上の処理を簡略化できる
と共に書込み処理時間を短縮化でき、しかも、回路構成
の増大を抑制でき、集積回路化に際してチップサイズの
増大を抑制し得るワード長変換回路を提供することにあ
る。

［発明の構戊］ （課題を解決するための手段） 本発明のワード長変換回路は、ＲＡＭ部と、このＲＡＭ
部のロウ方向の選択を行なうロウデコーダと、前記ＲＡ
Ｍ部のカラム方向の選択制御を行なうカラムデコーダと
、８ビット書き込みモードと６ビット書き込みモードと
の選択を行なうためのモード選択信号を出力するモード
選択回路と、８ビット用の共通データバスと、この共通
データバスから送られてくる８ビットのデータに対して
前記モード選択回路の出力および前記カラムデコーダの
出力に応じてビットローテーションを行なわずに、また
は、２ビットあるいは４ビットあるいは６ビットのロー
テーションを行なって出力するローテーション制御回路
と、このローテーション制御回路から出力する８ビット
のデータがそれぞれ送られる８ビット用の第１のデータ
バス乃至第３のデータバスと、上記第１のデータバスと
前記ＲＡＭ部の第１の８ビットのカラムとの間に接続さ
れた８ビットのゲートを有する第１の入／出カゲートブ
ロックと、前記第２のデータバスと前記ＲＡＭ部の第２
の８ビットのカラムとの間に接続された８ビットのゲー
トを有する第２の人／出カゲートブロックと、前記第３
のデータバスと前記ＲＡＭ部の第３の８ビットのカラム
との間に接続された８ビットのゲートを有し、下位６ビ
ットのゲートが前記カラムデコーダの所定のデコード出
力により活性化される第３の入／出力ゲートブロックと
、前記カラムデコーダにより選択的に活性化され、前記
モード選択回路の出力に応じて前記第１の入／出力ゲー
トブロックにおける前記８ビットのゲートまたは上位６
ビットのゲートを活性化する第１のゲート制御回路と、
同じく前記カラムデコーダにより選択的に活性化され、
前記モード選択回路の出力に応じて前記第２の入／出力
ゲートブロックにおける前記８ビットのゲートまたは前
記第１の人／出力ゲートブロックにおける下位２ビット
のゲートと前記第２の人／出力ゲートブロックにおける
上位４ビットのゲートとを活性化する第２のゲート制御
回路と、同じく前記カラムデコーダにより選択的に活性
化され、前記モード選択回路の出力に応じて前記第３の
人／出力ゲートブロックにおける前記８ビットのゲート
または前記第２の入／出力ゲートブロックにおける下位
４ビットのゲートと前記第３の入／出力ゲートブロック
における上位２ビットのゲートとを活性化する第３のゲ
ート制御回路とを具備することを特徴とする。

（作　用） 第１の入／出力ゲートブロック乃至第３の人／出力ゲー
トブロックにおける２４個のゲートのうちで選択される
ゲートの位置と個数とに対応して、ローテーション制御
回路におけるビットローテーションの有無および仕方を
選択設定することにより、外部から送り込まれる８ビッ
トのデータをそのまま、または、自動的に６ビットのデ
ータにワード長変換を行なってＲＡＭ部に書き込むこと
が可能になる。この場合、１６Ｘ１６ドットの文字フォ
ントデータ１文字分を８×１６ドットのデータに２分割
して書込む時の書込み回数は、１６Ｘ２−３２回であり
、８×７ビットで与えられる６×７ドット文字フォント
データの４文字分をそれぞれワード長変換後に書込む時
の書込み回数は、７Ｘ４−２８回の書込みで済む。この
ように、ワード長が８ドットの文字フォントデータであ
ろうと６ドットの文字フォントデータであろうとも、連
続的にＲＡＭ部に書込む場合の書込み回数が少なくて済
むので、これに伴うソフトウエア上の処理を簡略化でき
ると共に書込み処理時間を短縮化できるようになる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、半導体集積回路に形威された文字フォント等
のデータを書込むための制御回路に用いられるワード長
変換回路を示している。第１図において、１１は例えば
２４×ｎビットのＲＡＭ部、１２はロウアドレス信号を
デコードしてＲＡＭ部１１のロウ方向の選択を行なうた
めのｎ個のロウ選択信号Ｒａ１〜Ｒａｎを選択的に活性
化するロウデコーダ、１３はカラムアドレス信号をデコ
ードしてＲＡＭ部１１のカラム方向の選択制御を行なう
ための４個のカラム選択信号Ｃ　Ｄ　ａ　−　Ｃ　Ｄ　
ｄを選択的に活性化するカラムデコーダ、１４は８ビッ
ト用の共通データバス、１５ａ〜１５ｃは８ビット用の
第１のデータバス乃至第３のデータバス、１６ａはｍｌ
のデータバス１５ａとＲＡＭ部１１の第１の８ビットの
カラム（本例では第１〜第８のカラム）との間に接続さ
れた８ビットのゲート１９・・・を有する第１の入／出
力ゲートブ′ロック、１６ｂは第２のデータバス１５ｂ
とＲＡＭ部１１の第２の８ビットのカラム（本例では第
９〜第１６のカラム）との間に接続された８ビットのゲ
ート１つ・・・を有する第２の入／出力ゲートブロック
、１６ｃは第３のデータバス１５ｃとＲＡＭ部１１のｍ
３の８ビットのカラム（本例では第１７〜第２４のカラ
ム）との間に接続された８ビットのゲート１９・・・を
有する第３の人／出力ゲートブロックである。

さらに、モード選択回路１７、第１のゲート制御回路１
８ａ乃至第３のゲート制御回路１８ｃ１ローテーション
制御回路２０が設けられている。

モード選択回路１７は、８ビット書込みモードと６ビッ
ト書込みモードとの選択を行なうためのモード選択信号
ＭＳ　（例えば８ビット書込みモードの時に“１１　６
ビット書込みモードの時に“０”になる）を出力するよ
うに構成されている。

第１のゲート制御回路１８ａは、カラムデコーダ１３に
より選択的に活性化され、モード選択信号ＭＳに応じて
、第１の入／出力ゲートブロック１６ａにおける８ビッ
トのゲートを活性化するための８ビット選択信号ＳＥＬ
８ａまたは上位６ビットのゲートを活性化するための６
ビット選択信号ＳＥＬ６ａを出力するように構成されて
いる。

第２のゲート制御回路１８ｂは、カラムデコーダ１３に
より選択的に活性化され、モード選択信号ＭＳに応じて
第２の入／出力ゲートブロック１６ｂにおける８ビット
のゲートを活性化するための８ビット選択信号ＳＥＬ８
ｂまたは第１の入／出力ゲートブロック１６ａにおける
下位２ビットのゲートと第２の人／出力ゲートブロック
１６ｂにおける上位４ビットのゲートとを活性化するた
めの６ビット選択信号ＳＥＬ６ｂを出力するように構成
されている。

第３のゲート制御回路１８ｃは、カラムデコーダ１３に
より選択的に活性化され、モード選択信号ＭＳに応じて
第３の入／出力ゲートブロック１６ｃにおける８ビット
のゲートを活性化するための８ビット選択信号ＳＥＬ８
ｃまたは第２の入／出力ゲートブロック１６ｂにおける
下位４ビットのゲートと第３の入／出力ゲートブロック
１６ｃにおける上位２ビットのゲートとを活性化するた
めの６ビット遣択信号ＳＥＬ６Ｃを出力するように構威
されている。

ローテーション制御回路２０は、共通データバス１４と
第１のデータバス１５ａ乃至第３のデータバス１５ｃと
の間に挿入され、共通データバス１４から送られてくる
８ビットのデータに対して、モード選択信号ＭＳおよび
４個のカラム選択゛信号ＣＤａ−ＣＤｄに応じて、ビッ
トローテーシジンを行なわずに、または、２ビットある
いは４ビットあるいは６ビットのローテーションを行な
って出力するように構成されている。

なお、第３の入／出力ゲートブロック１６ｃは、下位６
ビットのゲートがカラム選択信号Ｃ　Ｄ　ｄ　ｌ；より
活性化されるようになっている。

上記構成において、例えば第９図に示したような１６８
１６ドットの文字フォントのデータをＲＡＭ部１１に書
込む場合、モード選択回路１７によって８ビット書込み
モードを選択しておく。

そして、ロウデコーダ１２によりＲＡＭ部１１のロウ方
向の所定範囲（例えばＲａｌ〜Ｒａｌ　６　）内を順次
（１６回）選択し、この選択に順次対応して、１６Ｘ１
６ドットの文字フォントデータの各行の上位半分（８ビ
ット）のデータを共通データバス１４に送込む。この時
、８ビット書込みモードが指定されたローテーション制
御回路２０は、共通データバス１４の８ビットデータを
ビットローテーションを行なわずにそのまま出力する。

この出力は第１のデータバス１５ａ〜第３のデータバス
１５ｃを経て第１の入／出力ゲートブロック１６ａ〜第
３の入／出力ゲートブロック１６ｃへ送られるが、この
時、ＲＡＭ部１１の第１カラム〜第８カラムに書込みを
行なうために、第１のゲート制御回路１８ａ〜第３のゲ
ート制御回路１８ｃのうちの第１のゲート制御回路１８
ａのみをカラムデコーダ１３により選択して活性化させ
ると、この第１のゲート制御回路１８ａは８ビット書込
みモード指定により８ビット選択信号ＳＥＬ８ａを出力
するので、第１の入／出力ゲートブロック１６ａ〜第３
の入／出力ゲートブロック１６ｃのうちで第１の入／出
力ゲートブロック１６ａにおける８ビットのゲートのみ
が活性化し、１６Ｘ１６ドットの文字フォントデータの
うちの上位半分（８ビット）のデータが書込まれる。

次いで、ロウデコーダ１２によりＲＡＭ部１１のロウ方
向の所定範囲内を順次選択し、この選択に順次対応して
、１６Ｘ１６ドットの文字フォントデータの各行の下位
半分（８ビット）のデータを共通データバス１４に送込
む。この共通データバス１４の８ビットデータはビット
ローテーションが行なわれずにそのまま第１のデータバ
ス１５ａ〜第３のデータバス１５ｃを経て第１の入／出
力ゲートブロック１６ａ〜第３の入／出力ゲートブロッ
ク１６ｃへ送られる。この時、ＲＡＭ部１１の第９カラ
ム〜第１６カラムに書込みを行なうために、第１のゲー
ト制御回路１８ａ〜第３のゲート制御回路１８ｃのうち
の第２のゲート制御回路１８ｂのみをカラムデコーダ１
３により選択して活性化させると、この第２のゲート制
御回路１８ｂは８ビット書込みモード指定により８ビッ
ト選択信号ＳＥＬ８ｂを出力するので、第１の入／出力
ゲートブロック１６ａ〜第３の人／出力ゲートブロック
１６ｃのうちで第２の入／出力ゲートブロック１６ｂに
おける８ビットのゲートのみが活性化し、１６Ｘ１６ド
ットの文字フォントデータのうちの上位半分（８ビット
）のデータが書込まれる。これにより、ＲＡＭ部１１内
に１６ｘｌ６ドットの文字フォントデータを書込むこと
ができる。

これに対して、例えば第１１図に示したように８×７ビ
ットで与えられる″Ａ゜　“Ｂ”Ｃ゜“Ｄ”のような５
×７ドットの文字フォントデータの４文字分を連続的に
書込む場合について、第２図乃至第５図を参照しながら
詳細に説明する。

なお、第２図乃至第５図中において、■印表示はデータ
ａ　１　＋＋を示し、空白表示はデータ′０”×印表示
は無効データを示している。

まず、ロウデコーダ１２によりＲＡＭ部１１のロウ方向
の所定範囲内を順次（７回）選択し、この選択に順次対
応して、第２図に示すような“Ａ゜の文字フォントデー
タの各行の８ビットデータ（但し、上位２ビット分は無
効データ）を共通データバス１４に送込む。この時、モ
ード選択回路１７によって６ビット書込みモードを選択
しておくと、この６ビット書込みモードが指定されたロ
ーテーション制御回路２０においては、この時のカラム
選択信号ＣＤａに応じて２ビット分のローテーションが
行なわれ、その出力は第３図に示すようになる。

すなわち、上位２ビット分の無効データ×が下位２ビッ
トに移り、上位６ビットが有効なデータになる。このロ
ーテーション制御回路２０の出力は第１のデータバス１
５ａ〜第３のデータバス１５ｃを経て第１の入／出力ゲ
ートブロック１６ａ〜第３の人／出力ゲートブロック１
６ｃへ送られるが、この時、ＲＡＭ部１１の第１カラム
〜第６カラムに書込みを行なうために、第１のゲ−ト制
御回路１８ａ〜第３のゲート制御回路１８ｃのうちの第
１のゲート制御回路１８ａのみをカラムデコーダ１３に
より選択して活性化させると、この第１のゲート制御回
路１８ａは６ビット書込みモード指定により６ビット選
択信号ＳＥＬ６ａを出力するので、第１の入／出力ゲー
トブロック１６ａ−１３の入／出力ゲートブロック１６
ｃのうちで第１の入／出力ゲートブロック１６ａにおけ
る上位６ビットのゲートのみが活性化し、ｔｓ３図中の
上位６ビットの有効なデータのみがＲＡＭ部１１に書込
まれ、“Ａ”の文字フォントデータが書込まれたことに
なる。

次いで、“Ａ゜の文字フォントデータの隣りに“Ｂ０の
文字フォントデータを書込むために、ロウデコーダ１２
によりＲＡＭ部ｌ１のロウ方向の所定範囲内を順次（７
回）選択し、この選択に順次対応して、第４図に示すよ
うな“Ｂ”の文字フォントデータの各行の８ビットデー
タ（但し、上位２ビット分は無効データ×）を共通デー
タバス１４に送込む。この時、モード選択回路１７によ
って６ビット書込みモードを選択しておくので、この６
ビット書込みモードが指定されたローテーション制御回
路２０においては、この時のカラム選択信号ＣＤｂに応
じて４ビット分のローテーションが行なわれ、その出力
は第５図に示すようになる。

すなわち、上位２ビット分の無効データ×が第４位およ
び第３位のビットに移り、上位４ビットおよび下位２ビ
ットが有効なデータになる。このローテーション制御回
路２０の出力は第１のデータバス１５ａ〜第３のデータ
バス１５ｃを経て第１の入／出力ゲートブロック１６ａ
〜第３の人／出力ゲートブロック１６ｃへ送られるが、
この時、ＲＡＭ部１１の第７カラム〜第１２カラムに書
込みを行なうために、第１のゲート制御回路１８ａ〜第
３のゲート制御回路１８ｃのうちの第２のゲート制御回
路１８ｂのみをカラムデコーダ１３により選択して活性
化させると、この第２のゲート制御回路１８ｂは６ビッ
ト書込みモード指定により６ビット選択信号ＳＥＬ６ｂ
を出力するので、第１の入／出力ゲートブロック１６ａ
〜第３の入／出力ゲートブロック１６ｃのうちで第１の
入／出力ゲートブロック１６ａにおける下位２ビットの
ゲートおよび第２の入／出力ゲートブロック１６ｂにお
ける上位４ビットのゲートのみが活性化し、この活性化
された各ゲートに対応して第５図中の下位２ビットおよ
び上位４ビットの有効なデータがＲＡＭ部１１に書込ま
れ、“Ｂ”の文字フォントデータが書込まれたことにな
る。

以下、上記したような要領で、“Ｃ゜の文字フォントデ
ータを６ビット分ローテーションさせてＲＡＭ部１１の
第１３カラム〜第１８カラムに書込み、“Ｄ”の文字フ
ォントデータをＲＡＭ部１１の第１９カラム〜第２４カ
ラム書込みを行なうことにより、“Ａ”Ｂ”Ｃ＃　″Ｄ
”の文字フォントデータを連続的に書込むことができる
。

即ち、上記実施例のワード長変換回路によれば、２４個
のゲートのうちで選択されるゲートの位置と個数とに対
応して、ローテーション制御回路２０におけるビットロ
ーテーションの有無および仕方を選択設定することによ
り、外部から送込まれる８ビットのデータをそのまま、
または、自動的に６ビットのデータにワード長変換を行
なってＲＡＭ部に書込むことができる。この場合、１６
×１６ビットの文字フォントデータをそのまま書込む時
の書込み回数は、１６Ｘ２−３２回であり、５ｘ７ビッ
トの文字フォントデータをワード長変換後に書込む時の
書込み回数は、７Ｘ４−２８回の書込みで済む。このよ
うに、ワード長が８ビットの文字フォントデータであろ
うと６ビットの文字フォントデータであろうとも、連続
的にＲＡＭ部１１に書込む場合の書込み回数が少なくて
済むので、これに伴うソフトウエア上の処理を簡略化で
きると共に書込み処理時間を短縮化できるようになる。

しかも、上記ワード長変換回路によれば、８ビット用入
／出力ゲートブロックと６ビット用入／出力ゲートブロ
ックとの２系統および８ビット用データバスと６ビット
用データバスとの２系統を必要とせずに、モード選択お
よびゲート制御に関連してローテーションの有無および
ビットローテーションの仕方が制御される１個のローテ
ーション制御回路２０を付加することにより、８ビット
のデータをそのまま通す、または、自動的に６ビットの
データにワード長変換を行なうことができる。

従って、回路構威の増大を抑制でき、必要とする配線領
域の増大を抑制でき、集積回路化に際してチップサイズ
の増大を抑制できる。

第６図は、第１図中のローテーション制御回路２０の一
具体例を示し、この回路の動作の真理値表を第７図に示
している。第６図において、２０はローテーション制御
回路、６１ａ〜６１ｄはカラム選択信号ＣＤａ−ＣＤｄ
が各対応して入力するカラムデコード信号入力端子、６
２はモード選択信号ＭＳが入力するモード選択信号入力
端子、６３ｏ〜６３７は共通データバス１４から８ビッ
トデータが入力するデータ入力端子、６４０〜６４７は
ローテーション制御回路２０から８ビットデータが出力
するデータ出力端子である。

モード選択信号ＭＳがインバータ６５により反転された
信号が第１のアンドゲート６６ａ〜第３のアンドゲート
６６ｃのそれぞれの一方の入力となり、３個のカラム選
択信号ＣＤａ−ＣＤｃが対応して第１のアンドゲート６
６ａ〜第３のアンドゲート６６ｃの他方の入力となり、
モード選択信号ＭＳおよび１個のカラムデコード信号Ｃ
Ｄｄがオアゲート６７に入力する。第１のアンドゲート
６６ａ−第３のアンドゲート６６ｃの各出力およびオア
ゲート６７の出力が第１のスイッチ信号８１〜第４のス
イッチ信号Ｓ４となり、第１のアンドゲート６６ａ〜第
３のアンドゲート６６ｃの各出力およびオアゲート６７
の出力がそれぞれ対応してインバータ６８ａ〜６８ｄに
より反転されて第１の反転スイッチ信号８１〜第４の反
転スイッチ信号Ｓ４となる。これらの第１のアンドゲー
ト６６ａ〜第３のアンドゲート６６ｃおよびオアゲート
６７およびインバータ６５、６８ａ〜６８ｄはスイッチ
制御回路６つとなっている。

一方、データ入力端子６３ｏ〜６３７とデータ出力端子
６４２〜６４７　、６４ｏ　ｓ　６４１との間には、２
ビットシフト用の第１のアナログスイッチＳＷＩ・・・
がそれぞれ挿入されており、この８個の第１のアナログ
スイッチＳＷ１・・・はそれぞれ相補的な第１のスイッ
チ信号Ｓ１および第１の反転スイッチ信号Ｓ１により制
御される。また、データ入力端子６３ｏ〜６３７とデー
タ出力端子６４４〜６４７、６４０〜６４３との間には
、４ビットシフト用の第２のアナログスイッチＳＷ２・
・・がそれぞれ挿入されており、この８個の第２のアナ
ログスイッチＳＷ２・・・はそれぞれ相補的な第２のス
イッチ信号Ｓ２および第２の反転スイッチ信号Ｓ２によ
り制御される。

また、データ入力端子６３ｏ〜６３７とデータ出力端子
６４６　、６４７　、６４０〜６４５との間には、６ビ
ットシフト用の第３のアナログスイッチＳＷ３・・・が
それぞれ挿入されており、この８個の１３のアナログス
イッチＳＷ３・・・はそれぞれ相補的な第３のスイッチ
信号Ｓ３および第３の反転スイッチ信号Ｓ３により制御
される。また、デー夕入力端子６３ｏ〜６３７とデータ
出力端子６４ｏ〜６４７との間には、第４のアナログス
イッチＳＷ４・・・がそれぞれ挿入されており、この８
個の第４のアナログスイッチＳＷ４・・・はそれぞれ相
補的な第４のスイッチ信号Ｓ４および第４の反転スイッ
チ信号Ｓ４により制御される。

いま、データ入力端子６３７〜６３ｏの入力データＤ　
７　ａ　−　Ｄ　Ｏ　ａが例えば（ｘｘＯ１１１００）
、モード選択信号ＭＳが非活性レベル“０”　（６ビッ
トモード選択状態）、カラム選択信号Ｃ　Ｄ　ｄ　−　
Ｃ　Ｄ　ａが対応して例えば（０、０、０、１）である
とすると、第４のスイッチ信号８４〜第１のスイッチ信
号Ｓｌが対応して（０、０、０１１）となる。これによ
り、３２個のアナログスイッチＳＷ４・・・〜ＳＷＩ・
・・のうち第１のスイッチ信号Ｓ１および第１の反転ス
イッチ信号Ｓ１により制御される２ビットシフト用の８
個の第１のアナログスイッチＳＷＩ・・・のみがオン状
態、残りの２４個のアナログスイッチはオフ状態になり
、データ出力端子６４７〜６４ｏの出カデータＤ７ｂ〜
ＤＯｂは（ＯＩ１１００８Ｘ）になる。

なお、上記の場合に、カラム選択信号ＣＤｄ〜ＣＤａが
対応して例えば（０、０、ｌ１０）であるとすると、第
４のスイッチ信号８４〜第１のスイッチ信号Ｓ１が対応
して（０、０、１、Ｏ）となり、第２のスイッチ信号Ｓ
２および第２の反転スイッチ信号Ｓ２により制御される
４ビットシフト用の８個の第２のアナログスイッチＳＷ
２・・・のみがオン状態になり、データ出力端子６４７
〜６　４　ｏの出力データＤ７ｂ−ＤＯｂは（１１００
ｘｘ０１）になる。

また、上記の場合に、カラム選択信号ＣＤｄ〜ＣＤａが
対応して例えば（０、１、０、０）であるとすると、第
４のスイッチ信号８４〜第１のスイッチ信号Ｓ１が対応
して（０、１、０、Ｏ）となり、第３のスイッチ信号Ｓ
３および第３の反転スイッチ信号Ｓ３により制御される
６ビットシフト用の８個の第３のアナログスイッチＳＷ
３・・・のみがオン状態になり、データ出力端子６４７
〜６４ｏの出力データＤ７ｂ−ＤＯｂは（００ｘｘ０１
１１）になる。

また、上記の場合に、カラム選択信号ＣＤｄ〜ＣＤａが
対応して例えば（１、０、０、０）であるとすると、第
４のスイッチ信号８４〜第１のスイッチ信号Ｓ１が対応
して（１、０、０１０）となり、第４のスイッチ信号Ｓ
４および第４の反転スイッチ信号Ｓ４により制御される
８個の第４のアナログスイッチＳＷ４・・・のみがオン
状態になり、データ出力端子６４７〜６４０の出力デー
タＤ７ｂ−ＤＯｂは（ｘｘＯ１１１００）になる。

これに対して、上記の場合に、モード選択信号ＭＳが活
性レベル“１゜　（８ビットモード選択状！！！）であ
ると、カラム選択信号Ｃ　Ｄ　ｄ　−　Ｃ　Ｄ　ａに無
関係に第４のスイッチ信号８４〜第１のスイッチ信号Ｓ
１が対応して（１、０、０、Ｏ）となり、第４のスイッ
チ信号Ｓ４および第４の反転スイッチ信号Ｓ４により制
御され：６８個の第４のアナログスイッチＳＷ４・・・
のみがオン状態になり、データ出力端子６４７〜６４ｏ
の出力データＤ７ｂ〜ＤＯｂは（ｘｘＯ１１１００）に
なる。

［発明の効果］ 上述したように本発明のワード長変換回路によれば、ワ
ード長が８ビットの文字フォントデータであろうと６ビ
ットの文字フォントデータであろうとも、連続的にＲＡ
Ｍ部に書込む場合の書込み回数が少なくて済み、これに
伴うソフトウエア上の処理を簡略化できると共に書き込
み処理時間を短縮化できる。しかも、回路素子数の増大
を抑制でき、集積回路化に際してチップサイズの増大を
抑制でき、この効果は、ＲＡＭ部のカラム方向のビット
数が増大すれば増大するほど顕著になる。

【図面の簡単な説明】

第１図は本発明のワード長変換回路の一実施例を示す構
成説明図、第２図乃至第５図は第１図の回路において５
Ｘ７ドットの文字フォントの２文字分を連続的に書込む
様子を示す図、第６図は第１図中のローテーション制御
回路の一興体例を示す回路図、第７図は第６図の回路の
動作を真理値表により示す図、第８図は従来のデータ書
込み制御回路を示す構成説明図、第９図は第８図の回路
における１６Ｘ１６ドットの文字フォント入力の一例を
示す図、第１０図は第８図の回路における５×７ドット
の文字フォント入力の一例を示す図、第１１図は第８図
の回路において５×７ドットの文字フォントの４文字分
を連続的に書込む様子を示す図、第１２図は別の従来の
データ書込み制御回路を示す構威説明図、第１３図は第
１２図の回路による８ビットから６ビットへのワード長
変換の様子を示す図である。 １１・・・ＲＡＭ部、１２・・・ロウデコーダ、１３・
・・カラムデコーダ、１４・・・共通データバス、１５
ａ〜１５ｃ・・・第１のデータバス〜第３のデータバス
、１６ａ〜１６ｃ・・・第１の入／出力ゲートブロック
〜第３の人／出力ゲートブロック、１７・・・モード選
択回路、１８ａ〜１８ｃ・・・第１のゲート制御回路１
８ａ〜第３のゲート制御回路、１９・・・ゲート、２０
・・・ローテーション制御回路、６１ａ〜６１ｄ・・・
カラムデコード信号入力端子、６２・・・モード選択信
号入力端子、６３ｏ〜６３７・・・データ入力端子、６
４０〜６４７・・・データ出力端子、６６ａ〜６６ｃ・
・・第１のアンドゲート〜第３のアンドゲート、６７・
・・オアゲート、８１〜Ｓ４・・・第１のスイッチ信号
〜第４のスイッチ信号、６５、６８ａ〜６８ｄ・・・イ
ンバータ、６９・・・スイッチ制御回路、ＳＷ１〜ＳＷ
４・・・第１のアナログスイッチ〜第４のアナログスイ
ッチ、ＣＤａ−ＣＤｄ・・・カラム選択信号、ＭＳ・・
・モード選択信号、ＳＥＬ８ａ〜Ｓ　Ｅ　Ｌ　８　ｃ−
８ビット選択信号、ＳＥＬ６ａ〜ＳＥＬ６ｃ・・・６ビ
ット選択信号。

Claims (2)

【特許請求の範囲】
1. （１）ＲＡＭ（ランダム・アクセス・メモリ部と、 このＲＡＭ部のロウ方向の選択を行うロウデコーダと、 前記ＲＡＭ部のカラム方向の選択制御を行うカラムデコ
   ーダと、 ８ビット書込みモードと６ビット書込みモードとの選択
   を行うためのモード選択信号を出力するモード選択回路
   と、 ８ビット用の共通データバスと、 この共通データバスから送られてくる８ビットのデータ
   に対して前記モード選択回路の出力および前記カラムデ
   コーダの出力に応じてビットローテーションを行わずに
   、または、２ビットあるいは４ビットあるいは６ビット
   のローテーションを行なって出力するローテーション制
   御回路と、このローテーション制御回路から出力する８
   ビットのデータがそれぞれ送られる８ビット用の第１の
   データバス乃至第３のデータバスと、 前記第１のデータバスと前記ＲＡＭ部の第１の８ビット
   のカラムとの間に接続された８ビットのゲートを有する
   第１の入／出力ゲートブロックと前記第２のデータバス
   と前記ＲＡＭ部の第２の８ビットのカラムとの間に接続
   された８ビットのゲートを有する第２の入／出力ゲート
   ブロックと前記第３のデータバスと前記ＲＡＭ部の第３
   の８ビットのカラムとの間に接続された８ビットのゲー
   トを有し、下位６ビットのゲートが前記カラムデコーダ
   の所定のデコード出力により活性化される第３の入／出
   力ゲートブロックと、 前記カラムデコーダにより選択的に活性化され前記モー
   ド選択回路の出力に応じて前記第１の入／出力ゲートブ
   ロックにおける前記８ビットのゲートまたは上位６ビッ
   トのゲートを活性化する第１のゲート制御回路と、 同じく前記カラムデコーダにより選択的に活性化され、
   前記モード選択回路の出力に応じて前記第２の入／出力
   ゲートブロックにおける前記８ビットのゲートまたは前
   記第１の入／出力ゲートブロックにおける下位２ビット
   のゲートと前記第２の入／出力ゲートブロックにおける
   上位４ビットのゲートとを活性化する第２のゲート制御
   回路と、同じく前記カラムデコーダにより選択的に活性
   化され、前記モード選択回路の出力に応じて前記第３の
   入／出力ゲートブロックにおける前記８ビットのゲート
   または前記第２の入／出力ゲートブロックにおける下位
   ４ビットのゲートと前記第３の入／出力ゲートブロック
   における上位２ビットのゲートとを活性化する第３のゲ
   ート制御回路とを具備することを特徴とするワード長変
   換回路。
2. （２）前記ローテーション制御回路は、モード選択回路
   から与えられる所定モードの選択信号と前記カラムデコ
   ーダから与えられる第１のデコード出力信号乃至第３の
   デコード出力信号との論理積をとって第１のスイッチ信
   号乃至第３のスイッチ信号を出力する第１の論理回路乃
   至第３の論理回路と、前記所定モードの選択信号と前記
   カラムデコーダから与えられる第４のデコード出力信号
   との論理和をとって第４のスイッチ信号を出力する第４
   の論理回路と、前記共通データバスから８ビットのデー
   タが入力する８個のデータ入力端子とローテーション制
   御回路の８個のデータ出力端子との間で２ビット分シフ
   トさせるように接続され、前記第１のスイッチ信号によ
   り制御される８個の第１のアナログスイッチと、同じく
   前記データ入力端子とデータ出力端子との間で４ビット
   分シフトさせるように接続され、前記第２のスイッチ信
   号により制御される８個の第２のアナログスイッチと、
   同じく前記データ入力端子とデータ出力端子との間で６
   ビット分シフトさせるように接続され、前記第３のスイ
   ッチ信号により制御される８個の第３のアナログスイッ
   チと、同じく前記データ入力端子とデータ出力端子との
   間でビットシフトが生じないように接続され、前記第４
   のスイッチ信号により制御される８個の第４のアナログ
   スイッチとを具備することを特徴とする請求項１記載の
   ワード長変換回路。