JPH02128478A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02128478A JPH02128478A JP28158188A JP28158188A JPH02128478A JP H02128478 A JPH02128478 A JP H02128478A JP 28158188 A JP28158188 A JP 28158188A JP 28158188 A JP28158188 A JP 28158188A JP H02128478 A JPH02128478 A JP H02128478A
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- gate
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
ＭＯＳ型及びＢｉ −ＣＭＯＳ型の半導体メモリのうち
、電気的に書き込み及び消去が可能で、−度に全ての内
容を消去する一括消去型ＥＥＦＲＯＭに関し、 信頼性が高く、高集積の一括消去型ＥＥＰＲＯＭを提供
することを目的とし、 一導電型の第１半導体層（１）の上に、反対導電型の第
２半導体Ｍ（２）と一導電型の第３半導体層（３）を順
次備え、第３半導体層（３）より浅い反対導電型層（４
，５）を該第３半導体層（３）内で、下記浮遊ゲートお
よび制御ゲートの両側位置に設け、前記第１半導体層（
１）、第２半導体層（２）、第３半導体層（３）および
拡散層（４，５）の全てと接するように溝を形成し、溝
の内面を絶縁Ｍ（７）で覆い、その内側に導電性物質（
６）を充填し、溝内の導電性物質（６）と直結し、絶縁
膜（８）上の浮遊ゲートとなる導電性物質（９）を配置
し、さらに絶縁膜（１０）を介して浮遊ゲートを覆う導
電性物質（１１）を制御ゲートとして設け、さらに金属
配線層（１２）を前記浅い反対型導電層（４，５）の何
れかとを接続するためのコンタクト窓（３１）を持つよ
うに構成する。
、電気的に書き込み及び消去が可能で、−度に全ての内
容を消去する一括消去型ＥＥＦＲＯＭに関し、 信頼性が高く、高集積の一括消去型ＥＥＰＲＯＭを提供
することを目的とし、 一導電型の第１半導体層（１）の上に、反対導電型の第
２半導体Ｍ（２）と一導電型の第３半導体層（３）を順
次備え、第３半導体層（３）より浅い反対導電型層（４
，５）を該第３半導体層（３）内で、下記浮遊ゲートお
よび制御ゲートの両側位置に設け、前記第１半導体層（
１）、第２半導体層（２）、第３半導体層（３）および
拡散層（４，５）の全てと接するように溝を形成し、溝
の内面を絶縁Ｍ（７）で覆い、その内側に導電性物質（
６）を充填し、溝内の導電性物質（６）と直結し、絶縁
膜（８）上の浮遊ゲートとなる導電性物質（９）を配置
し、さらに絶縁膜（１０）を介して浮遊ゲートを覆う導
電性物質（１１）を制御ゲートとして設け、さらに金属
配線層（１２）を前記浅い反対型導電層（４，５）の何
れかとを接続するためのコンタクト窓（３１）を持つよ
うに構成する。
（産業上の利用分野）
本発明はＭＯＳ型及びＢ１−ＣＭＯＳ型の半導体メモリ
のうち、電気的に書き込み及び消去が可能で、−度に全
ての内容を消去する一括消去型ＥＥＰＲＯＭに関する。
のうち、電気的に書き込み及び消去が可能で、−度に全
ての内容を消去する一括消去型ＥＥＰＲＯＭに関する。
近年の半導体メモリの進歩により、電気的に書き込み消
去が可能なＥＥＰＲＯＭが製品として発売されたが、そ
の複雑な回路構成とセルの大きさゆえに集積度が上がら
ず、市場は広がっていない。これに対して、昭和５５年
以降多くの発表が為されている一括消去型ＥＥＦＲＯＭ
はその高集積度ゆえに市場の拡大が見込まれている。
去が可能なＥＥＰＲＯＭが製品として発売されたが、そ
の複雑な回路構成とセルの大きさゆえに集積度が上がら
ず、市場は広がっていない。これに対して、昭和５５年
以降多くの発表が為されている一括消去型ＥＥＦＲＯＭ
はその高集積度ゆえに市場の拡大が見込まれている。
（従来の技術）
従来の一括消去型ＥＥＰＲＯＭの特許としては、最も早
いものは特開昭５５−８９９８９号があり、最も最近の
ものは特開昭６２−１５４７８６号がある。
いものは特開昭５５−８９９８９号があり、最も最近の
ものは特開昭６２−１５４７８６号がある。
これらは、そのセルの書き込み及び消去の方式から考え
て第２〜４図に示した３種類に大別される。図中、２１
は金属配線、２２は制御ゲート、２３は浮遊ゲート、２
４は消去ゲート、２５はトンネル酸化膜、２６はｐ型基
板、２７はソース、２８はドレーン、２９は表面保護膜
、３０はゲート層である。三種類とも書き込みは、ＥＰ
ＲＯＭで用いられているホットエレクトロン注入による
浮遊ゲートへの電荷蓄積で行なう。消去法は別々であり
、まず第２図に示したものは、消去ゲート２４と浮遊ゲ
ート２３との間のトンネル効果によって浮遊ゲート２３
に蓄積されていた電荷を消去ゲート２４に抜き出し、消
去する方式である。第３図に示したものは、ソース２７
となるＮ型拡散領域と浮遊ゲート２３との間のトンネル
効果によって消去を行なう。
て第２〜４図に示した３種類に大別される。図中、２１
は金属配線、２２は制御ゲート、２３は浮遊ゲート、２
４は消去ゲート、２５はトンネル酸化膜、２６はｐ型基
板、２７はソース、２８はドレーン、２９は表面保護膜
、３０はゲート層である。三種類とも書き込みは、ＥＰ
ＲＯＭで用いられているホットエレクトロン注入による
浮遊ゲートへの電荷蓄積で行なう。消去法は別々であり
、まず第２図に示したものは、消去ゲート２４と浮遊ゲ
ート２３との間のトンネル効果によって浮遊ゲート２３
に蓄積されていた電荷を消去ゲート２４に抜き出し、消
去する方式である。第３図に示したものは、ソース２７
となるＮ型拡散領域と浮遊ゲート２３との間のトンネル
効果によって消去を行なう。
第４図に示したものは、ドレイン２８となるＮ型拡散領
域と浮遊ゲートとの間のトンネル効果によって消去を行
なう。
域と浮遊ゲートとの間のトンネル効果によって消去を行
なう。
（発明が解決しようする課題）
従って、従来の一括消去型ＥＥＰＲＯＭは、全て何らか
の条件でトンネル効果を用いており、強電界を一部の絶
縁膜に印加する必要があった。
の条件でトンネル効果を用いており、強電界を一部の絶
縁膜に印加する必要があった。
また、第３図、第４図に示したものは、トンネル効果を
起こすトンネル酸化膜２５がデータ読出時にセンスＴｒ
として動作するゲート酸化膜と同じものが用いられてお
り、言い換えれば消去時にゲート酸化膜に強電界を印加
する必要があった。
起こすトンネル酸化膜２５がデータ読出時にセンスＴｒ
として動作するゲート酸化膜と同じものが用いられてお
り、言い換えれば消去時にゲート酸化膜に強電界を印加
する必要があった。
ところが、一般的にトンネル効果を起こすためには絶縁
膜にかなりの強電界をかけなければならず、これによっ
て絶縁膜はダメージを受ける事が知られており、信頼性
上の問題となることが多く、書き換え回数の限度は低い
ものとなっている。第２図の方式では消去専用ゲート２
４が設けられており、トンネル酸化膜２５とゲート酸化
膜は別の構成になっているので、安定した消去は可能で
あるが、ゲート絶縁膜層３０ａ、３０ｂ、３０Ｃが３層
必要になるのでこれらの作り込みが難しいという問題が
ある。
膜にかなりの強電界をかけなければならず、これによっ
て絶縁膜はダメージを受ける事が知られており、信頼性
上の問題となることが多く、書き換え回数の限度は低い
ものとなっている。第２図の方式では消去専用ゲート２
４が設けられており、トンネル酸化膜２５とゲート酸化
膜は別の構成になっているので、安定した消去は可能で
あるが、ゲート絶縁膜層３０ａ、３０ｂ、３０Ｃが３層
必要になるのでこれらの作り込みが難しいという問題が
ある。
また、従来の方式は全て、消去時の高電界がセンスＴｒ
用ゲート酸化膜にもかかるために、全て表面に高耐圧の
ＭＯＳ−Ｔｒを有し、これが、ゲート長が長くなるなど
集積度をあげる際のネックとなっている。
用ゲート酸化膜にもかかるために、全て表面に高耐圧の
ＭＯＳ−Ｔｒを有し、これが、ゲート長が長くなるなど
集積度をあげる際のネックとなっている。
本発明は、この二つの問題点を解決し、信頼性が高く、
高集積の一括消去型ＥＥＰＲＯＭを提供することを目的
とする。
高集積の一括消去型ＥＥＰＲＯＭを提供することを目的
とする。
（問題を解決するための手段）
本発明に係る半導体記憶装置は、一導電型の第１半導体
層の上に、反対導電型の第２半導体層と一導電型の第３
半導体層を順次備え、第３半導体層より浅い反対導電型
層を該第３半導体層内で、下記浮遊ゲートおよび制御ゲ
ートの両側位置に設け、前記第１半導体層、第２半導体
層、第３半導体層および拡散層の全てと接するように溝
を形成し、講の内面を絶縁膜で覆い、その内側に導電性
物質を充填し、溝内の導電性物質と直結し、絶縁膜上の
浮遊ゲートとなる導電性物質を配置し、さらに絶縁膜を
介して浮遊ゲートを覆う導電性物質を制御ゲートとして
設け、さらに金属配線層を前記浅い反対型導電層の何れ
かとを接続するためのコンタクト窓を持つ事を特徴とす
る。
層の上に、反対導電型の第２半導体層と一導電型の第３
半導体層を順次備え、第３半導体層より浅い反対導電型
層を該第３半導体層内で、下記浮遊ゲートおよび制御ゲ
ートの両側位置に設け、前記第１半導体層、第２半導体
層、第３半導体層および拡散層の全てと接するように溝
を形成し、講の内面を絶縁膜で覆い、その内側に導電性
物質を充填し、溝内の導電性物質と直結し、絶縁膜上の
浮遊ゲートとなる導電性物質を配置し、さらに絶縁膜を
介して浮遊ゲートを覆う導電性物質を制御ゲートとして
設け、さらに金属配線層を前記浅い反対型導電層の何れ
かとを接続するためのコンタクト窓を持つ事を特徴とす
る。
（作用〉
本発明は、Ｐ型を一導電型とした場合、書き込みをＥＥ
ＰＲＯＭで用いられているのと同じホットエレクトロン
注入による浮遊ゲートへの電荷蓄積て行なう。消去はＰ
チャネルまたはＭＯＳをピンチオンさせ、アバランシェ
ブレイクダウンで発生するポールの注入によって行なう
。従って、トンネル効果は使われない。また、書き込み
消去をバルク中の溝壁で行なうため、データ読出時に動
作するセンスＴｒの絶縁膜は、全くダメージを受ける事
がない。
ＰＲＯＭで用いられているのと同じホットエレクトロン
注入による浮遊ゲートへの電荷蓄積て行なう。消去はＰ
チャネルまたはＭＯＳをピンチオンさせ、アバランシェ
ブレイクダウンで発生するポールの注入によって行なう
。従って、トンネル効果は使われない。また、書き込み
消去をバルク中の溝壁で行なうため、データ読出時に動
作するセンスＴｒの絶縁膜は、全くダメージを受ける事
がない。
（実施例）
以下、本発明の構成を実施例により詳しく説明する。第
１図は本発明の半導体記憶装置の要素を示す図、第５図
は各部の平面配列図、第６図、第７図、は第５図中Ａ−
Ａ″、Ｂ−Ｂ’で示した一点鎖線での断面図、第８図は
本発明の等価回路図である。
１図は本発明の半導体記憶装置の要素を示す図、第５図
は各部の平面配列図、第６図、第７図、は第５図中Ａ−
Ａ″、Ｂ−Ｂ’で示した一点鎖線での断面図、第８図は
本発明の等価回路図である。
これらの図面に示された実施例では、一導電型の第１半
導体層としてはＳｉ基板を用い、反対導電型の第２半導
体層と一導電型の第３半導体層はエピタキシャル成長に
より形成し、浅い反対導電型層は拡散により形成し、講
はＵ渭とし、溝の内側の導電性物質は多結晶Ｓｉとし、
浮遊ゲートとなる導電性物質および浮遊ゲートを覆う導
電性も多結晶Ｓｉとしている。
導体層としてはＳｉ基板を用い、反対導電型の第２半導
体層と一導電型の第３半導体層はエピタキシャル成長に
より形成し、浅い反対導電型層は拡散により形成し、講
はＵ渭とし、溝の内側の導電性物質は多結晶Ｓｉとし、
浮遊ゲートとなる導電性物質および浮遊ゲートを覆う導
電性も多結晶Ｓｉとしている。
すなわち、この実施例ではＰ型Ｓｉ基板１上に、Ｎ型Ｓ
ｉ層２とＰ型Ｓｉ拡散層３とを設け、そのＰ型拡散層３
より浅いＮ型拡散層４．５をＰ型拡散層の一部に設ける
。また、Ｎ型Ｓｉ層２、Ｐ型Ｓｉ拡散層３、Ｎ型拡散層
４．５の全てに接するＵ溝を形成する。Ｎ型拡散層４．
５は制御ゲートと浮遊ゲートの両側に形成する。さらに
、Ｕ溝内面を絶縁膜７でおおい、その内側に多結晶Ｓｉ
６を充填し、絶縁膜８を介して配置された多結晶Ｓｉ６
を浮遊ゲートとなる多結晶Ｓｉ９と直結して設ける。さ
らに絶縁膜１０を介して浮遊ゲート（多結晶Ｓｉ層９）
を覆う多結晶Ｓｉ層１１を制御ゲートとして設け、さら
に金属配線層１２とＮ型拡散層４．５の何れかとを接続
するためのコンタクト窓を持つように構成される。
ｉ層２とＰ型Ｓｉ拡散層３とを設け、そのＰ型拡散層３
より浅いＮ型拡散層４．５をＰ型拡散層の一部に設ける
。また、Ｎ型Ｓｉ層２、Ｐ型Ｓｉ拡散層３、Ｎ型拡散層
４．５の全てに接するＵ溝を形成する。Ｎ型拡散層４．
５は制御ゲートと浮遊ゲートの両側に形成する。さらに
、Ｕ溝内面を絶縁膜７でおおい、その内側に多結晶Ｓｉ
６を充填し、絶縁膜８を介して配置された多結晶Ｓｉ６
を浮遊ゲートとなる多結晶Ｓｉ９と直結して設ける。さ
らに絶縁膜１０を介して浮遊ゲート（多結晶Ｓｉ層９）
を覆う多結晶Ｓｉ層１１を制御ゲートとして設け、さら
に金属配線層１２とＮ型拡散層４．５の何れかとを接続
するためのコンタクト窓を持つように構成される。
等価回路を示す第８図において、３５は、Ｐ型Ｓｉ基板
１、Ｎ型Ｓｉ層２とＰ型Ｓｉ拡散層３により構成され、
消去に使用されるＰチャネルＴｒで、そのゲート酸化膜
はＵ溝内の絶縁膜７であり、ゲートは多結晶Ｓｉ６であ
る。３６は、Ｎ型Ｓｉ層２、Ｐ型Ｓｉ拡散層３とＮ型拡
散層５により構成され、書き込みに使用される・Ｎチャ
ネルＴｒで、そのゲート酸化膜はＵ溝内の絶縁膜７であ
り、ゲートは多結晶Ｓｉ６である。そのソース側はｂｉ
ｔ線１線上２続される。
１、Ｎ型Ｓｉ層２とＰ型Ｓｉ拡散層３により構成され、
消去に使用されるＰチャネルＴｒで、そのゲート酸化膜
はＵ溝内の絶縁膜７であり、ゲートは多結晶Ｓｉ６であ
る。３６は、Ｎ型Ｓｉ層２、Ｐ型Ｓｉ拡散層３とＮ型拡
散層５により構成され、書き込みに使用される・Ｎチャ
ネルＴｒで、そのゲート酸化膜はＵ溝内の絶縁膜７であ
り、ゲートは多結晶Ｓｉ６である。そのソース側はｂｉ
ｔ線１線上２続される。
３７．３８は各々浮遊ゲートつと制御ゲート１１、浮遊
ゲートつと重なっていない部分の多結晶５ｉｌｌをゲー
トとし、その下方の絶縁膜８、及び８と１０をゲート絶
縁膜とし、読み出しに使用されるＴｒである（第７図参
照〉。このようなＴｒは従来のＥＰＲＯＭ（例えば第３
図）でも使用されている。なお、これらのＴｒのソース
はＮ型拡散層４、ドレインはＮ型拡散層５である。読み
出しはＴ ｒ ３７で行なわれるが、消去時にポールが
Ｔｒに入り過ぎてリークすることがあるので、これを抑
えるためにＴｒ３８を使う。
ゲートつと重なっていない部分の多結晶５ｉｌｌをゲー
トとし、その下方の絶縁膜８、及び８と１０をゲート絶
縁膜とし、読み出しに使用されるＴｒである（第７図参
照〉。このようなＴｒは従来のＥＰＲＯＭ（例えば第３
図）でも使用されている。なお、これらのＴｒのソース
はＮ型拡散層４、ドレインはＮ型拡散層５である。読み
出しはＴ ｒ ３７で行なわれるが、消去時にポールが
Ｔｒに入り過ぎてリークすることがあるので、これを抑
えるためにＴｒ３８を使う。
第９図は、本発明の書き込み時の動作を説明するための
図である。書き込み時にソース側となるＮ型拡散層５（
第９図では見えない）は全てのセルについて電気的に解
放状態とする。選択行の制御ゲートとなる多結晶Ｓｉ層
１１に＋■ＰＰ（書き込み用正電圧）、非選択行の制御
ゲート多結晶Ｓｉ層１１は−ｖｐｐを印加するかバイア
スなしとし、選択列のｂｉｔ線１線上２わちＮ型拡散層
５に−ＶＰＰを印加するかバイアスなしとし、非選択セ
ル列のｂｉｔ線１線上２わちＮ型拡散層５に＋ＶＰＰ、
Ｎ型Ｅｐｉｔａｘｉａ１層２に＋ＶＰＰを印加する。選
択されたセルで、Ｎ型拡散層５とＮ型Ｅｐｉｔａｘｉａ
１層２の間にバイアスがかかり、制御ゲート１１とその
領域と浮遊ゲートの容量関係で、浮遊ゲート９と多結晶
Ｓｉ６の電位が決まる。それによりＵ渭に接するＰ型拡
散領域３でＭＯ８効果が起き、なおかつ高バイアスによ
るアバランシェブレイクダウンが起こる。これによって
発生したホットエレクトロン１３が、電界１６によって
Ｕ溝内部の多結晶Ｓｉ６に注入され、これが多結晶Ｓｉ
と直結されている浮遊ゲート９の蓄積電荷となり、セン
スＴｒ３７のスレッショルド電圧を変化させる（一般の
ＥＰＲＯＭでのホットエレクトロン注入と原理は同じで
、発生させる場所がバルクとなる点が異なる）。非選択
セルではＮ型拡散層５の電位が十■ＰＰであるか、又は
制御ゲートに低電圧が印加されているから、ホットエレ
クトロンが発生しないか又は電界１６が発生しない。
図である。書き込み時にソース側となるＮ型拡散層５（
第９図では見えない）は全てのセルについて電気的に解
放状態とする。選択行の制御ゲートとなる多結晶Ｓｉ層
１１に＋■ＰＰ（書き込み用正電圧）、非選択行の制御
ゲート多結晶Ｓｉ層１１は−ｖｐｐを印加するかバイア
スなしとし、選択列のｂｉｔ線１線上２わちＮ型拡散層
５に−ＶＰＰを印加するかバイアスなしとし、非選択セ
ル列のｂｉｔ線１線上２わちＮ型拡散層５に＋ＶＰＰ、
Ｎ型Ｅｐｉｔａｘｉａ１層２に＋ＶＰＰを印加する。選
択されたセルで、Ｎ型拡散層５とＮ型Ｅｐｉｔａｘｉａ
１層２の間にバイアスがかかり、制御ゲート１１とその
領域と浮遊ゲートの容量関係で、浮遊ゲート９と多結晶
Ｓｉ６の電位が決まる。それによりＵ渭に接するＰ型拡
散領域３でＭＯ８効果が起き、なおかつ高バイアスによ
るアバランシェブレイクダウンが起こる。これによって
発生したホットエレクトロン１３が、電界１６によって
Ｕ溝内部の多結晶Ｓｉ６に注入され、これが多結晶Ｓｉ
と直結されている浮遊ゲート９の蓄積電荷となり、セン
スＴｒ３７のスレッショルド電圧を変化させる（一般の
ＥＰＲＯＭでのホットエレクトロン注入と原理は同じで
、発生させる場所がバルクとなる点が異なる）。非選択
セルではＮ型拡散層５の電位が十■ＰＰであるか、又は
制御ゲートに低電圧が印加されているから、ホットエレ
クトロンが発生しないか又は電界１６が発生しない。
第１０Ｕ；！Ｕは、本発明の消去時の動作を説明するた
めの図である。消去時にＮ型拡散層４、Ｎ型拡散層５と
も全て電気的に解放状態とする。全ての制御ゲート１１
に−ｖｐｐ、ｐ型拡散層３に」−ＶＰＰ（消去用正電圧
）、各セルに共通するＰ型Ｓｉ基板１に一■ＰＰを印加
する。全てのセルで、Ｐ型拡散層３と、Ｐ型Ｓｉ基板１
の間にバイアスがかかり、制御ゲート１１とその他の領
域と浮遊ゲート６．９の容量関係で、浮遊ゲート６．９
の電位が決定する。それによりＵ渭に接するＮ型Ｅｐｉ
ｔａｘｉａｌ屑２でＭＯ８効果が起き、なおかつ高バイ
アスによるアバランシェブレイクダウンが起こる。これ
によって発生したホール１５が、電界効果によってＵ溝
内部の多結晶Ｓｉ６に注入され、これが浮遊ゲート６．
９の蓄積電荷を中和し、センスＴｒ３７のスレッショル
ド電圧を変化させる。
めの図である。消去時にＮ型拡散層４、Ｎ型拡散層５と
も全て電気的に解放状態とする。全ての制御ゲート１１
に−ｖｐｐ、ｐ型拡散層３に」−ＶＰＰ（消去用正電圧
）、各セルに共通するＰ型Ｓｉ基板１に一■ＰＰを印加
する。全てのセルで、Ｐ型拡散層３と、Ｐ型Ｓｉ基板１
の間にバイアスがかかり、制御ゲート１１とその他の領
域と浮遊ゲート６．９の容量関係で、浮遊ゲート６．９
の電位が決定する。それによりＵ渭に接するＮ型Ｅｐｉ
ｔａｘｉａｌ屑２でＭＯ８効果が起き、なおかつ高バイ
アスによるアバランシェブレイクダウンが起こる。これ
によって発生したホール１５が、電界効果によってＵ溝
内部の多結晶Ｓｉ６に注入され、これが浮遊ゲート６．
９の蓄積電荷を中和し、センスＴｒ３７のスレッショル
ド電圧を変化させる。
第１１図は、本発明の一実施例構成図である。１１°、
１１”はそれぞれワード線１，２である。また、１２’
、１２′、１２”“はそれぞれビット線１，２．３で
ある。本発明の制御ゲート１１がメモリアレイのワード
線を形成し、金属配線層１２がビット線を形成する。３
２はＮ型拡散層の外縁線てあり、３２の内側で多結晶５
ｉ１１の下方を除く所に、右上がりハツチングで示した
ようにＮ型拡散層３３がある。ソースとなるＮ型拡散層
４は全てのセルで共通となり、１ビツトおきに金属配線
層３３によってレベル補強されている。３１はコンタク
ト窓である。（発明の効果）以上説明したように、本発
明を利用すれば、−括消去型ＥＥＰＲＯＭの信頼性を明
らかに向上することが出来、なおかつバルク内にて書き
込みと消去を行なうので、高い集積度を得ることができ
る。
１１”はそれぞれワード線１，２である。また、１２’
、１２′、１２”“はそれぞれビット線１，２．３で
ある。本発明の制御ゲート１１がメモリアレイのワード
線を形成し、金属配線層１２がビット線を形成する。３
２はＮ型拡散層の外縁線てあり、３２の内側で多結晶５
ｉ１１の下方を除く所に、右上がりハツチングで示した
ようにＮ型拡散層３３がある。ソースとなるＮ型拡散層
４は全てのセルで共通となり、１ビツトおきに金属配線
層３３によってレベル補強されている。３１はコンタク
ト窓である。（発明の効果）以上説明したように、本発
明を利用すれば、−括消去型ＥＥＰＲＯＭの信頼性を明
らかに向上することが出来、なおかつバルク内にて書き
込みと消去を行なうので、高い集積度を得ることができ
る。
第１図は、本発明の記憶装置の構成要素を説明する図、
第２〜第４図は従来の一括消去型ＥＥＰＲＯＭの基本的
なセル構造図、 第５図は本発明の記憶装置を表面から見た図、 第６図、第７図は第５図Ａ−Ａ’線、ＢＢ”線の断面図
、 第８図は本発明の等価回路図、 第９、第１０図は本発明の記憶装置の動作を説明する図
、 第１１図は本発明一実施例の平面配列図である。 図中、１−Ｐ型Ｓｉ基板、２−Ｎ型Ｓｉ層、３−Ｐ型Ｓ
ｉ拡散層、４，５−浅いＮ型拡散層、６−多結晶Ｓｉ、
７−絶縁膜、８−絶縁膜、９多結晶Ｓｉ（浮遊グー））
＝１０−絶縁膜、１１多結晶Ｓｉ層（制御ゲート）、１
２−金属配線層、２１−金属配線、２２−制御ゲート、
２３浮遊ゲート、２４−消去ゲート、２５−トンネル酸
化膜、２６−ｐ型基板、２７−ソース、２８ドレーン、
２つ一表面保護膜、３０−ゲート絶縁膜、３２−Ｎ型拡
散外縁である。
なセル構造図、 第５図は本発明の記憶装置を表面から見た図、 第６図、第７図は第５図Ａ−Ａ’線、ＢＢ”線の断面図
、 第８図は本発明の等価回路図、 第９、第１０図は本発明の記憶装置の動作を説明する図
、 第１１図は本発明一実施例の平面配列図である。 図中、１−Ｐ型Ｓｉ基板、２−Ｎ型Ｓｉ層、３−Ｐ型Ｓ
ｉ拡散層、４，５−浅いＮ型拡散層、６−多結晶Ｓｉ、
７−絶縁膜、８−絶縁膜、９多結晶Ｓｉ（浮遊グー））
＝１０−絶縁膜、１１多結晶Ｓｉ層（制御ゲート）、１
２−金属配線層、２１−金属配線、２２−制御ゲート、
２３浮遊ゲート、２４−消去ゲート、２５−トンネル酸
化膜、２６−ｐ型基板、２７−ソース、２８ドレーン、
２つ一表面保護膜、３０−ゲート絶縁膜、３２−Ｎ型拡
散外縁である。
Claims (1)
- １、一導電型の第１半導体層（１）の上に、反対導電型
の第２半導体層（２）と一導電型の第３半導体層（３）
を順次備え、第３半導体層（３）より浅い反対導電型層
（４、５）を該第３半導体層（３）内で、下記浮遊ゲー
トおよび制御ゲートの両側位置に設け、前記第１半導体
層（１）、第２半導体層（２）、第３半導体層（３）お
よび拡散層（４、５）の全てと接するように溝を形成し
、溝の内面を絶縁膜（７）で覆い、その内側に導電性物
質（６）を充填し、溝内の導電性物質（６）と直結し、
絶縁膜（８）上の浮遊ゲートとなる導電性物質（９）を
配置し、さらに絶縁膜（１０）を介して浮遊ゲートを覆
う導電性物質（１１）を制御ゲートとして設け、さらに
金属配線層（１２）を前記浅い反対型導電層（４、５）
の何れかとを接続するためのコンタクト窓（３１）を持
つ事を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28158188A JPH02128478A (ja) | 1988-11-08 | 1988-11-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28158188A JPH02128478A (ja) | 1988-11-08 | 1988-11-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128478A true JPH02128478A (ja) | 1990-05-16 |
Family
ID=17641155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28158188A Pending JPH02128478A (ja) | 1988-11-08 | 1988-11-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344970A (ja) * | 1989-07-13 | 1991-02-26 | Toshiba Corp | 半導体記憶装置のセル構造 |
-
1988
- 1988-11-08 JP JP28158188A patent/JPH02128478A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344970A (ja) * | 1989-07-13 | 1991-02-26 | Toshiba Corp | 半導体記憶装置のセル構造 |
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