JPH0480544B2 - - Google Patents
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- JPH0480544B2 JPH0480544B2 JP57003584A JP358482A JPH0480544B2 JP H0480544 B2 JPH0480544 B2 JP H0480544B2 JP 57003584 A JP57003584 A JP 57003584A JP 358482 A JP358482 A JP 358482A JP H0480544 B2 JPH0480544 B2 JP H0480544B2
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- Japan
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- impurity diffusion
- diffusion layer
- floating gate
- gate conductor
- drain
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は電気的書込みおよび電気的消去が可
能な半導体不揮発性記憶装置（以下「不揮発性メ
モリ」と呼ぶ）の書き込み及び消去方法に関する
ものである。
能な半導体不揮発性記憶装置（以下「不揮発性メ
モリ」と呼ぶ）の書き込み及び消去方法に関する
ものである。
［従来の技術］
近年、非常に注目を浴びている、電気的書込み
および電気的消去が可能な不揮発性メモリとし
て、EEPROM（Electrically Erasable Read
Only Memory）がある。
および電気的消去が可能な不揮発性メモリとし
て、EEPROM（Electrically Erasable Read
Only Memory）がある。
この発明の理解を容易にするために、
EEPROMの概要を述べる。
EEPROMの概要を述べる。
通常、酸化シリコン（SiO2）膜に20〜30V程度
の電圧が印加されても極めて微少なリーク電流し
か流れない。しかし、SiO2膜がこのような良好
な絶縁特性を示すのは、SiO2膜の膜厚が500Å程
度以上である場合に限られ、このSiO2膜の膜厚
を例えば100〜200Å程度に薄くしてこのSiO2膜
に20V程度の電圧を印加すると約107V／cm以上
の電界が生じ、この電界によつて電子が負極側か
ら正極側へこのSiO2膜のエネルギ障壁を飛び越
えるのではなくこのSiO2膜の禁止帯を通り抜け
て移動してこのSiO2膜に電流が流れる。これは、
すでに周知であるFowler−Nordheimトンネル
現象（以下「トンネル現象」と呼ぶ）であり、こ
のトンネル現象は、電子がSiO2膜に生ずる電界
の方向に従つていずれの方向にも移動し得る両方
向性である。このトンネル現象をメモリトランジ
スタに利用したものがEEPROMである。
の電圧が印加されても極めて微少なリーク電流し
か流れない。しかし、SiO2膜がこのような良好
な絶縁特性を示すのは、SiO2膜の膜厚が500Å程
度以上である場合に限られ、このSiO2膜の膜厚
を例えば100〜200Å程度に薄くしてこのSiO2膜
に20V程度の電圧を印加すると約107V／cm以上
の電界が生じ、この電界によつて電子が負極側か
ら正極側へこのSiO2膜のエネルギ障壁を飛び越
えるのではなくこのSiO2膜の禁止帯を通り抜け
て移動してこのSiO2膜に電流が流れる。これは、
すでに周知であるFowler−Nordheimトンネル
現象（以下「トンネル現象」と呼ぶ）であり、こ
のトンネル現象は、電子がSiO2膜に生ずる電界
の方向に従つていずれの方向にも移動し得る両方
向性である。このトンネル現象をメモリトランジ
スタに利用したものがEEPROMである。
以下、電界効果トランジスタ（FET）構造の
フローテイングゲート形メモリセルを用いたｎチ
ヤネル形EEPROMを例にとり説明する。
フローテイングゲート形メモリセルを用いたｎチ
ヤネル形EEPROMを例にとり説明する。
第１図は従来のｎチヤネル形EEPROMのメモ
リセル部を示す側断面図である。
リセル部を示す側断面図である。
図において、１はｐ形シリコン（Si）基板、２
および３はそれぞれｐ形Si基板１の一方の主面部
に互いに所定間隔をおいて形成されたｎ形ドレイ
ン不純物拡散層（以下「ドレイン」と呼ぶ）およ
びｎ形ソース不純物拡散層（以下「ソース」と呼
ぶ）、４はドレイン２、ソース３およびｐ形Si基
板１の各表面上にわたつて形成されたSiO2膜で
ある。５はSiO2膜４内に、ドレイン２の上方か
らドレイン２およびソース３間のｐ形Si基板１の
上方を通つてソース３の上方に達するように埋設
されたフローテイングゲート導電体層（以下「浮
遊ゲート」と呼ぶ）、６は浮遊ゲート５のドレイ
ン２側の端部とドレイン２との間のSiO2膜４か
らなりその膜厚を、トンネル現象が生じ得るよう
に、10〜300Å程度にしたトンネルSiO2膜であ
る。なお、浮遊ゲート５のドレイン２側の端部以
外の直下のSiO2膜４の膜厚は、トンネル現象が
生じないように、500Å以上になつている。７は
SiO2膜４内の浮遊ゲート５の上方の部分に、浮
遊ゲート５との間にトンネル現象が生じないよう
な距離をおいて埋設された制御ゲート導電体層
（以下「制御ゲート」と呼ぶ）である。
および３はそれぞれｐ形Si基板１の一方の主面部
に互いに所定間隔をおいて形成されたｎ形ドレイ
ン不純物拡散層（以下「ドレイン」と呼ぶ）およ
びｎ形ソース不純物拡散層（以下「ソース」と呼
ぶ）、４はドレイン２、ソース３およびｐ形Si基
板１の各表面上にわたつて形成されたSiO2膜で
ある。５はSiO2膜４内に、ドレイン２の上方か
らドレイン２およびソース３間のｐ形Si基板１の
上方を通つてソース３の上方に達するように埋設
されたフローテイングゲート導電体層（以下「浮
遊ゲート」と呼ぶ）、６は浮遊ゲート５のドレイ
ン２側の端部とドレイン２との間のSiO2膜４か
らなりその膜厚を、トンネル現象が生じ得るよう
に、10〜300Å程度にしたトンネルSiO2膜であ
る。なお、浮遊ゲート５のドレイン２側の端部以
外の直下のSiO2膜４の膜厚は、トンネル現象が
生じないように、500Å以上になつている。７は
SiO2膜４内の浮遊ゲート５の上方の部分に、浮
遊ゲート５との間にトンネル現象が生じないよう
な距離をおいて埋設された制御ゲート導電体層
（以下「制御ゲート」と呼ぶ）である。
次に、この従来例の動作について説明する。
ここで、浮遊ゲート５に電子を充電することを
書込みと言い、浮遊ゲート５から電子を放出する
ことを消去と言う。
書込みと言い、浮遊ゲート５から電子を放出する
ことを消去と言う。
まず、書込みの場合には、ドレイン２、ソース
３およびｐ形Si基板１を接地し、トンネルSiO2
膜６にトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形Si基板１に対して
正の電圧を制御ゲート７に印加すると、電子がｐ
形Si基板１からドレイン２を通りトンネルSiO2
膜６をトンネル現象によつて通り抜けて浮遊ゲー
ト５に注入される。この浮遊ゲート５への注入電
子によつて、浮遊ゲート５が充電されて、書込み
が終了する。この浮遊ゲート５を充電した電子
は、浮遊ゲート５がSiO2膜４によつて取り囲ま
れているので、制御ゲート７に印加されている正
の電圧を取り除いても、浮遊ゲート５に保持され
ている。
３およびｐ形Si基板１を接地し、トンネルSiO2
膜６にトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形Si基板１に対して
正の電圧を制御ゲート７に印加すると、電子がｐ
形Si基板１からドレイン２を通りトンネルSiO2
膜６をトンネル現象によつて通り抜けて浮遊ゲー
ト５に注入される。この浮遊ゲート５への注入電
子によつて、浮遊ゲート５が充電されて、書込み
が終了する。この浮遊ゲート５を充電した電子
は、浮遊ゲート５がSiO2膜４によつて取り囲ま
れているので、制御ゲート７に印加されている正
の電圧を取り除いても、浮遊ゲート５に保持され
ている。
次に、消去の場合には、制御ゲート７、ソース
３およびｐ形Si基板１を接地し、トンネルSiO2
膜６にトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形Si基板１に対して
正の電圧をドレイン２に印加すると、トンネル
SiO2膜６に上記書込みの場合とは逆方向の電界
が生じ、浮遊ゲート５に蓄積されている電子が浮
遊ゲート５からトンネルSiO2膜６をトンネル現
象によつて通り抜けドレイン２を経てｐ形SiO基
板１に放出されて、消去が終了する。
３およびｐ形Si基板１を接地し、トンネルSiO2
膜６にトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形Si基板１に対して
正の電圧をドレイン２に印加すると、トンネル
SiO2膜６に上記書込みの場合とは逆方向の電界
が生じ、浮遊ゲート５に蓄積されている電子が浮
遊ゲート５からトンネルSiO2膜６をトンネル現
象によつて通り抜けドレイン２を経てｐ形SiO基
板１に放出されて、消去が終了する。
さらに、読み出しの場合には、浮遊ゲート５に
電子が蓄積されているかどうかによつて制御ゲー
ト７のしきい値電圧が変化するので、このしきい
値電圧の変化に基づくドレイン２およびソース３
間のON状態とOFF状態とによつて“１”と
“０”との論理信号を得ることができる。
電子が蓄積されているかどうかによつて制御ゲー
ト７のしきい値電圧が変化するので、このしきい
値電圧の変化に基づくドレイン２およびソース３
間のON状態とOFF状態とによつて“１”と
“０”との論理信号を得ることができる。
一般に、トンネル現象によつてトンネルSiO2
膜を通り抜ける電子の一部がトンネルSiO2膜中
のトラツプに捕獲されてトンネルSiO2膜中に残
留し、このトンネルSiO2膜中の残留電子数は電
子のトンネルSiO2膜を通り抜ける回数に比例し
て増加する。
膜を通り抜ける電子の一部がトンネルSiO2膜中
のトラツプに捕獲されてトンネルSiO2膜中に残
留し、このトンネルSiO2膜中の残留電子数は電
子のトンネルSiO2膜を通り抜ける回数に比例し
て増加する。
［発明が解決しようとする課題］
ところで、この従来例のメモリセルでは、書込
み時と消去時とにおいて同一のトンネルSiO2膜
６を電子が通り抜けるので、トンネルSiO2膜６
中に残留する電子数の、書込みと消去とを繰返え
す書換え回数に比例して増加する割合が大きい。
従つて、少ない書換え回数で、トンネルSiO2膜
６中に、制御ゲート７のしきい値電圧を変化させ
る程の電子数が残留して書換えが不可能になるの
で、メモリセルの寿命が短いという欠点があつ
た。また、書込み時に電子の移動する方向と、消
去時に電子の移動する方向とが全く逆方向である
ので、電子の移動方向が一方向である場合に比べ
て、トンネルSiO2膜６の劣化が早くなり、メモ
リセルの信頼性が悪いという欠点もあつた。
み時と消去時とにおいて同一のトンネルSiO2膜
６を電子が通り抜けるので、トンネルSiO2膜６
中に残留する電子数の、書込みと消去とを繰返え
す書換え回数に比例して増加する割合が大きい。
従つて、少ない書換え回数で、トンネルSiO2膜
６中に、制御ゲート７のしきい値電圧を変化させ
る程の電子数が残留して書換えが不可能になるの
で、メモリセルの寿命が短いという欠点があつ
た。また、書込み時に電子の移動する方向と、消
去時に電子の移動する方向とが全く逆方向である
ので、電子の移動方向が一方向である場合に比べ
て、トンネルSiO2膜６の劣化が早くなり、メモ
リセルの信頼性が悪いという欠点もあつた。
この発明は、上述の欠点に鑑みてなされたもの
で、ソース拡散層およびドレイン拡散層が形成さ
れた半導体基板上に、基板上、ソース拡散層上、
ドレイン拡散層上の各部が同一の膜厚を有するト
ンネル絶縁膜を介してこの２つの拡散層上方にわ
たつてフローテイングゲートを形成し、かつその
上方に第２の絶縁膜を介してフローテイングゲー
トとほぼ同一幅の制御ゲートを形成し、かつ浮遊
ゲートへの電荷の書き込みをソース側またはドレ
イン側のいずれか一方から行ない、電荷の読み出
しをその他方から行なうようにすることにより、
浮遊ゲートへの電荷の書き込み、消去を異なる経
路で実行でき、絶縁膜中の電荷の滞留を減少で
き、信頼性がよく、しかも、寿命が長く、消去が
容易でデータの読み出しスピードが速いメモリセ
ルを有する不揮発性メモリの書き込み及び消去方
法を提供することを目的とする。
で、ソース拡散層およびドレイン拡散層が形成さ
れた半導体基板上に、基板上、ソース拡散層上、
ドレイン拡散層上の各部が同一の膜厚を有するト
ンネル絶縁膜を介してこの２つの拡散層上方にわ
たつてフローテイングゲートを形成し、かつその
上方に第２の絶縁膜を介してフローテイングゲー
トとほぼ同一幅の制御ゲートを形成し、かつ浮遊
ゲートへの電荷の書き込みをソース側またはドレ
イン側のいずれか一方から行ない、電荷の読み出
しをその他方から行なうようにすることにより、
浮遊ゲートへの電荷の書き込み、消去を異なる経
路で実行でき、絶縁膜中の電荷の滞留を減少で
き、信頼性がよく、しかも、寿命が長く、消去が
容易でデータの読み出しスピードが速いメモリセ
ルを有する不揮発性メモリの書き込み及び消去方
法を提供することを目的とする。
［課題を解決するための手段］
上記目的を達成するために、本発明は半導体基
板の主面部に互いに所定間隔をおいて形成された
ドレイン不純物拡散層及びソース不純物拡散層
と、上記半導体基板と上記ドレイン不純物拡散層
と上記ソース不純物拡散層の各表面上にわたつて
形成された第１絶縁膜、この第１絶縁膜上に配設
されたフローテイングゲート導電体層と、このフ
ローテイングゲート導電体層上に第２絶縁膜を介
して対向配設された制御ゲート導電体層とを有し
た不揮発性メモリセルの書き込み及び消去方法に
おいて、上記フローテイングゲート導電体層は上
記ドレイン不純物拡散層の上方から上記ドレイン
不純物拡散層及び上記ソース不純物拡散層間の上
記半導体基板の上方を通つて上記ソース不純物拡
散層の上方に達して設けられ、上記第１絶縁膜に
おける上記フローテイングゲート導電体層直下の
厚さは10〜300Åの範囲内で同一厚さとし、上記
制御ゲート導電体層に正の電位を印加するととも
に上記ドレイン不純物拡散層及び上記ソース不純
物拡散層の一方の不純物拡散層に上記制御ゲート
導電体層に印加する正の電位より低い電位を印加
して、上記一方の不純物拡散層側に位置する上記
第１の絶縁膜を通り抜けさせてフローテイングゲ
ート導電体層に電子を蓄積させ、上記制御ゲート
導電体層に接地電位を印加するとともに上記ドレ
イン不純物拡散層及び上記ソース不純物拡散層の
他方の不純物拡散層に正の電位を印加して、上記
他方の不純物拡散層と上記フローテイングゲート
導電体層との間に介在する上記第１の絶縁膜のト
ンネル現象によつて上記フローテイングゲート導
電体層に蓄積された電子を上記他方の不純物拡散
層に引き抜くことを特徴とする半導体不揮発性記
憶装置の書き込み及び消去方法を提供しようとす
るものである。
板の主面部に互いに所定間隔をおいて形成された
ドレイン不純物拡散層及びソース不純物拡散層
と、上記半導体基板と上記ドレイン不純物拡散層
と上記ソース不純物拡散層の各表面上にわたつて
形成された第１絶縁膜、この第１絶縁膜上に配設
されたフローテイングゲート導電体層と、このフ
ローテイングゲート導電体層上に第２絶縁膜を介
して対向配設された制御ゲート導電体層とを有し
た不揮発性メモリセルの書き込み及び消去方法に
おいて、上記フローテイングゲート導電体層は上
記ドレイン不純物拡散層の上方から上記ドレイン
不純物拡散層及び上記ソース不純物拡散層間の上
記半導体基板の上方を通つて上記ソース不純物拡
散層の上方に達して設けられ、上記第１絶縁膜に
おける上記フローテイングゲート導電体層直下の
厚さは10〜300Åの範囲内で同一厚さとし、上記
制御ゲート導電体層に正の電位を印加するととも
に上記ドレイン不純物拡散層及び上記ソース不純
物拡散層の一方の不純物拡散層に上記制御ゲート
導電体層に印加する正の電位より低い電位を印加
して、上記一方の不純物拡散層側に位置する上記
第１の絶縁膜を通り抜けさせてフローテイングゲ
ート導電体層に電子を蓄積させ、上記制御ゲート
導電体層に接地電位を印加するとともに上記ドレ
イン不純物拡散層及び上記ソース不純物拡散層の
他方の不純物拡散層に正の電位を印加して、上記
他方の不純物拡散層と上記フローテイングゲート
導電体層との間に介在する上記第１の絶縁膜のト
ンネル現象によつて上記フローテイングゲート導
電体層に蓄積された電子を上記他方の不純物拡散
層に引き抜くことを特徴とする半導体不揮発性記
憶装置の書き込み及び消去方法を提供しようとす
るものである。
［発明の実施例］
第２図はこの発明の一実施例のｎチヤネル形
EEPROMのメモリセル部を示す側断面図であ
る。
EEPROMのメモリセル部を示す側断面図であ
る。
図において、第１図に示した従来例の符号と同
一符号は同等部分を示し、その説明は省略する。
一符号は同等部分を示し、その説明は省略する。
６ｃは浮遊ゲート５直下に形成されたSiO2膜
であり、ドレイン２上、ソース３上およびその間
の半導体基板上ですべて同じ膜厚を有し、かつそ
の膜厚をトンネル現象が生じ得るように10〜300
Å程度にしたトンネルSiO2膜である。
であり、ドレイン２上、ソース３上およびその間
の半導体基板上ですべて同じ膜厚を有し、かつそ
の膜厚をトンネル現象が生じ得るように10〜300
Å程度にしたトンネルSiO2膜である。
次に、この実施例の動作について説明する。
まず、書込みの場合には、ソース３およびｐ形
Si基板１を接地し、ドレイン側トンネルSiO2膜
およびソース側トンネルSiO2膜にトンネル現象
を生じさせるに必要な大きさの電界が発生するよ
うに、ｐ形Si基板１に対して正の電圧を制御ゲー
ト７に印加するとともに、ドレイン２にもこれと
同程度の正の電圧を印加する。この状態では、制
御ゲート７とドレイン２とはほぼ同電位で電位差
がないから、ドレイン側トンネルSiO2膜に電界
がほとんど発生しないので、ドレイン２からドレ
イン側トンネルSiO2膜を通しての浮遊ゲート５
への電子のトンネル注入が行なわれることなく、
電子がｐ形Si基板１からソース３を経てソース側
トンネルSiO2膜をトンネル現象で通り抜けて浮
遊ゲート５に注入される。この浮遊ゲート５への
注入電子によつて、浮遊ゲート５が充電されて、
書込みが終了する。
Si基板１を接地し、ドレイン側トンネルSiO2膜
およびソース側トンネルSiO2膜にトンネル現象
を生じさせるに必要な大きさの電界が発生するよ
うに、ｐ形Si基板１に対して正の電圧を制御ゲー
ト７に印加するとともに、ドレイン２にもこれと
同程度の正の電圧を印加する。この状態では、制
御ゲート７とドレイン２とはほぼ同電位で電位差
がないから、ドレイン側トンネルSiO2膜に電界
がほとんど発生しないので、ドレイン２からドレ
イン側トンネルSiO2膜を通しての浮遊ゲート５
への電子のトンネル注入が行なわれることなく、
電子がｐ形Si基板１からソース３を経てソース側
トンネルSiO2膜をトンネル現象で通り抜けて浮
遊ゲート５に注入される。この浮遊ゲート５への
注入電子によつて、浮遊ゲート５が充電されて、
書込みが終了する。
次に、消去の場合には、第１図に示した従来例
の消去の場合と同様に、制御ゲート７、ソース３
およびｐ形Si基板１を接地し、ドレイン側トンネ
ルSiO2膜にトンネル現象を生じさせるに必要な
大きさの電界が発生するように、ｐ形Si基板１に
対して正の電圧をドレイン２に印加すると、浮遊
ゲート５に蓄積されている電子が浮遊ゲート５か
らトンネルSiO2膜をトンネル現象によつて通り
抜けドレイン２を経てｐ形Si基板１に放出され
て、消去が終了する。
の消去の場合と同様に、制御ゲート７、ソース３
およびｐ形Si基板１を接地し、ドレイン側トンネ
ルSiO2膜にトンネル現象を生じさせるに必要な
大きさの電界が発生するように、ｐ形Si基板１に
対して正の電圧をドレイン２に印加すると、浮遊
ゲート５に蓄積されている電子が浮遊ゲート５か
らトンネルSiO2膜をトンネル現象によつて通り
抜けドレイン２を経てｐ形Si基板１に放出され
て、消去が終了する。
また、読み出しの場合は、第１図に示した従来
例の読み出しの場合と同様であるので、その説明
を省略する。
例の読み出しの場合と同様であるので、その説明
を省略する。
この実施例のメモリセルでは、書込み時と消去
時とにそれぞれソース側トンネルSiO2膜とドレ
イン側トンネルSiO2膜とを電子がトンネル現象
によつて通り抜けるようにしたので、両トンネル
SiO2膜中にそれぞれ残留する電子数の、書換え
回数に比例して増加する割合が、第１図に示した
従来例のメモリセルにおける残留電子数の増加割
合に比べて1/2になるので、書換え不能になるま
での書換え回数が、上記従来例のメモリセルの場
合における書換可能回数の２倍になり、メモリセ
ルの寿命を長くすることができる。また、トンネ
ル現象による両トンネルSiO2膜中の電子の移動
方向が一方向となり、上記従来例のメモリセルの
場合における両方向であるのに比べて、両トンネ
ルSiO2膜の劣化を抑制することができるので、
メモリセルの信頼性をよくすることができる。
時とにそれぞれソース側トンネルSiO2膜とドレ
イン側トンネルSiO2膜とを電子がトンネル現象
によつて通り抜けるようにしたので、両トンネル
SiO2膜中にそれぞれ残留する電子数の、書換え
回数に比例して増加する割合が、第１図に示した
従来例のメモリセルにおける残留電子数の増加割
合に比べて1/2になるので、書換え不能になるま
での書換え回数が、上記従来例のメモリセルの場
合における書換可能回数の２倍になり、メモリセ
ルの寿命を長くすることができる。また、トンネ
ル現象による両トンネルSiO2膜中の電子の移動
方向が一方向となり、上記従来例のメモリセルの
場合における両方向であるのに比べて、両トンネ
ルSiO2膜の劣化を抑制することができるので、
メモリセルの信頼性をよくすることができる。
また、この実施例ではソース３およびドレイン
２が形成された半導体基板１上に、２つの拡散層
２，３およびその間の半導体基板１表面にわたつ
て形成した第１絶縁膜４ｃの厚さを、トンネル現
象を生じうる10ないし300Åとし、さらにその厚
みをソース３上、ドレイン２上、および半導体基
板１上の各部分で同一にしたので、基板と接触す
る部分の第１の絶縁膜の厚みがソース、ドレイン
と接触する部分と同一で薄く、このため、基板と
フローテイングゲート間の容量が大きく、Vccを
立ち上げたときにフローテイングゲートとソース
（ドレイン）との間の電位差（電界）が大きくな
つて、消去が容易になり、かつフローテイングゲ
ートと基板間の間隔か狭く、チヤネルに生じる電
界が大きいため、ソース・ドレイン間に大量のチ
ヤネル電流を流すことができ、読み出しを高速に
行なうことができる。
２が形成された半導体基板１上に、２つの拡散層
２，３およびその間の半導体基板１表面にわたつ
て形成した第１絶縁膜４ｃの厚さを、トンネル現
象を生じうる10ないし300Åとし、さらにその厚
みをソース３上、ドレイン２上、および半導体基
板１上の各部分で同一にしたので、基板と接触す
る部分の第１の絶縁膜の厚みがソース、ドレイン
と接触する部分と同一で薄く、このため、基板と
フローテイングゲート間の容量が大きく、Vccを
立ち上げたときにフローテイングゲートとソース
（ドレイン）との間の電位差（電界）が大きくな
つて、消去が容易になり、かつフローテイングゲ
ートと基板間の間隔か狭く、チヤネルに生じる電
界が大きいため、ソース・ドレイン間に大量のチ
ヤネル電流を流すことができ、読み出しを高速に
行なうことができる。
なお、これまで、ｎチヤネル形EEPROMのメ
モリセルを例にとり述べたが、この発明はこれに
限らず、ｐチヤネル形EEPROMのメモリセルに
も適用することができる。
モリセルを例にとり述べたが、この発明はこれに
限らず、ｐチヤネル形EEPROMのメモリセルに
も適用することができる。
［発明の効果］
以上、説明したように、この発明の半導体不揮
発性記憶装置の書き込み及び消去方法はソース拡
散層およびドレイン拡散層が形成された半導体基
板上に第１の絶縁膜を介してこの２つの拡散層上
方にわたつてフローテイングゲートを形成し、か
つその上方に第２の絶縁膜を介してフローテイン
グゲートとほぼ同一幅の制御ゲートを形成し、か
つ浮遊ゲートへの電荷の書き込みをソース側また
はドレイン側のいずれか一方から行ない、電荷の
読み出しをその他方から行なうようにしたので、
上記ドレイン側トンネル絶縁膜および上記ソース
側トンネル絶縁膜中にそれぞれ残留するキヤリア
数の、書換え回数に比例して増加する割合が、従
来例の場合における残留キヤリア数の増加割合に
比べて、1/2になるから、書換え可能回数が、従
来例のそれに比べて、２倍になり、メモリセルの
寿命を長くすることができる。また、トンネル現
象による上記両トンネル絶縁膜膜中のキヤリアの
移動方向が一方向になるので、従来例の場合にお
ける両方向性であるのに比べて、上記両トンネル
絶縁膜の劣化を抑制することが可能となり、メモ
リセルの信頼性をよくすることができる。
発性記憶装置の書き込み及び消去方法はソース拡
散層およびドレイン拡散層が形成された半導体基
板上に第１の絶縁膜を介してこの２つの拡散層上
方にわたつてフローテイングゲートを形成し、か
つその上方に第２の絶縁膜を介してフローテイン
グゲートとほぼ同一幅の制御ゲートを形成し、か
つ浮遊ゲートへの電荷の書き込みをソース側また
はドレイン側のいずれか一方から行ない、電荷の
読み出しをその他方から行なうようにしたので、
上記ドレイン側トンネル絶縁膜および上記ソース
側トンネル絶縁膜中にそれぞれ残留するキヤリア
数の、書換え回数に比例して増加する割合が、従
来例の場合における残留キヤリア数の増加割合に
比べて、1/2になるから、書換え可能回数が、従
来例のそれに比べて、２倍になり、メモリセルの
寿命を長くすることができる。また、トンネル現
象による上記両トンネル絶縁膜膜中のキヤリアの
移動方向が一方向になるので、従来例の場合にお
ける両方向性であるのに比べて、上記両トンネル
絶縁膜の劣化を抑制することが可能となり、メモ
リセルの信頼性をよくすることができる。
第１図は従来のｎチヤネル形EEPROMのメモ
リセル部を示す側断面図、第２図はこの発明の一
実施例のｎチヤネル形EEPROMのメモリセル部
を示す側断面図である。 図において、１はｐ形Si基板（第１伝導形の半
導体基板）、２はｎ形ドレイン不純物拡散層（第
２伝導形のドレイン不純物拡散層）、３はｎ形ソ
ース不純物拡散層（第２伝導形のソース不純物拡
散層）、４はSiO2膜（絶縁膜）、５はフローテイ
ングゲート導電体層、６ｃはトンネルSiO2膜
（第１絶縁膜）、７は制御ゲート導電体層である。
なお、図中同一符号はそれぞれ同一もしくは相当
部分を示す。
リセル部を示す側断面図、第２図はこの発明の一
実施例のｎチヤネル形EEPROMのメモリセル部
を示す側断面図である。 図において、１はｐ形Si基板（第１伝導形の半
導体基板）、２はｎ形ドレイン不純物拡散層（第
２伝導形のドレイン不純物拡散層）、３はｎ形ソ
ース不純物拡散層（第２伝導形のソース不純物拡
散層）、４はSiO2膜（絶縁膜）、５はフローテイ
ングゲート導電体層、６ｃはトンネルSiO2膜
（第１絶縁膜）、７は制御ゲート導電体層である。
なお、図中同一符号はそれぞれ同一もしくは相当
部分を示す。
Claims (1)
- １ 半導体基板の主面部に互いに所定間隔をおい
て形成されたドレイン不純物拡散層及びソース不
純物拡散層と、上記半導体基板と上記ドレイン不
純物拡散層と上記ソース不純物拡散層の各表面上
にわたつて形成された第１絶縁膜、この第１絶縁
膜上に配設されたフローテイングゲート導電体層
と、このフローテイングゲート導電体層上に第２
絶縁膜を介して対向配設された制御ゲート導電体
層とを有した不揮発性メモリセルの書き込み及び
消去方法において、上記フローテイングゲート導
電体層は上記ドレイン不純物拡散層の上方から上
記ドレイン不純物拡散層及び上記ソース不純物拡
散層間の上記半導体基板の上方を通つて上記ソー
ス不純物拡散層の上方に達して設けられ、上記第
１絶縁膜における上記フローテイングゲート導電
体層直下の厚さは10〜300Åの範囲内で同一厚さ
とし、上記制御ゲート導電体層に正の電位を印加
するとともに上記ドレイン不純物拡散層及び上記
ソース不純物拡散層の一方の不純物拡散層に上記
制御ゲート導電体層に印加する正の電位より低い
電位を印加して、上記一方の不純物拡散層側に位
置する上記第１の絶縁膜を通り抜けさせてフロー
テイングゲート導電体層に電子を蓄積させ、上記
制御ゲート導電体層に接地電位を印加するととも
に上記ドレイン不純物拡散層及び上記ソース不純
物拡散層の他方の不純物拡散層に正の電位を印加
して、上記他方の不純物拡散層と上記フローテイ
ングゲート導電体層との間に介在する上記第１の
絶縁膜のトンネル現象によつて上記フローテイン
グゲート導電体層に蓄積された電子を上記他方の
不純物拡散層に引き抜くことを特徴とする半導体
不揮発性記憶装置の書き込み及び消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003584A JPS58121679A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003584A JPS58121679A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23801193A Division JPH0783067B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体不揮発性記憶装置の書き込み及び消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121679A JPS58121679A (ja) | 1983-07-20 |
| JPH0480544B2 true JPH0480544B2 (ja) | 1992-12-18 |
Family
ID=11561497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003584A Granted JPS58121679A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017011123A (ja) * | 2015-06-23 | 2017-01-12 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の駆動方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| JPH01211979A (ja) * | 1988-02-19 | 1989-08-25 | Toshiba Corp | 不揮発性半導体メモリ |
| US5315142A (en) * | 1992-03-23 | 1994-05-24 | International Business Machines Corporation | High performance trench EEPROM cell |
| KR960009995B1 (ko) * | 1992-07-31 | 1996-07-25 | 삼성전자 주식회사 | 반도체 장치의 제조 방법 및 그 구조 |
| US5424979A (en) * | 1992-10-02 | 1995-06-13 | Matsushita Electric Industrial Co., Ltd. | Non-volatile memory cell |
| JP2536413B2 (ja) * | 1993-06-28 | 1996-09-18 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| JP2573464B2 (ja) * | 1993-10-12 | 1997-01-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| ATE208536T1 (de) * | 1994-03-03 | 2001-11-15 | Rohm Corp | Überlöschungsdetektion in einer niederspannungs- eintransistor-flash-eeprom-zelle unter verwendung von fowler-nordheim-programmierung und -löschung |
| JP2885134B2 (ja) * | 1995-06-15 | 1999-04-19 | 日本電気株式会社 | 半導体メモリ装置の製造方法 |
| JP4605956B2 (ja) | 2001-09-19 | 2011-01-05 | 株式会社リコー | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2916884C3 (de) * | 1979-04-26 | 1981-12-10 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Programmierbare Halbleiterspeicherzelle |
| CH633123A5 (en) * | 1979-08-24 | 1982-11-15 | Centre Electron Horloger | Electrically reprogrammable non-volatile memory element |
-
1982
- 1982-01-12 JP JP57003584A patent/JPS58121679A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017011123A (ja) * | 2015-06-23 | 2017-01-12 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58121679A (ja) | 1983-07-20 |
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