JPH02128513A - パワーオン・リセット回路 - Google Patents
パワーオン・リセット回路Info
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- JPH02128513A JPH02128513A JP28332688A JP28332688A JPH02128513A JP H02128513 A JPH02128513 A JP H02128513A JP 28332688 A JP28332688 A JP 28332688A JP 28332688 A JP28332688 A JP 28332688A JP H02128513 A JPH02128513 A JP H02128513A
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- 239000003990 capacitor Substances 0.000 claims abstract description 31
- 238000007599 discharging Methods 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パワーオン・リセット回路に関する。
従来のパワーオン・リセット回路の一例を第３図に示す
。
。
この回路は電源ＶＣＣに抵抗Ｒ１□とコンデンサＣ１ｌ
の直列回路を接続し、抵抗Ｒ１，にはダイオードＤ２１
を並列接続した回路である。このコンデンサＣ１ｌの充
電電圧が端子１から出力してパワーオン・リセット信号
Ｖ。とじて対象となる集積回路素子２へ供給されるよう
結線されている。
の直列回路を接続し、抵抗Ｒ１，にはダイオードＤ２１
を並列接続した回路である。このコンデンサＣ１ｌの充
電電圧が端子１から出力してパワーオン・リセット信号
Ｖ。とじて対象となる集積回路素子２へ供給されるよう
結線されている。
集積回路素子２には、電源ＶＣＣの投入により動作用の
電源が供給される。この集積回路２は、リセット解除電
圧ＶＢ以上のパワーオン・リセット信号■ｏが与えられ
るまではリセットされた状態を保ち、リセット解除電圧
７８以上のパワーオン・リセット信号ｖｏによって、リ
セットが解除されて正常の動作を行う回路である。抵抗
Ｒ１１は、集積回路素子２内に内蔵されていることもあ
る。
電源が供給される。この集積回路２は、リセット解除電
圧ＶＢ以上のパワーオン・リセット信号■ｏが与えられ
るまではリセットされた状態を保ち、リセット解除電圧
７８以上のパワーオン・リセット信号ｖｏによって、リ
セットが解除されて正常の動作を行う回路である。抵抗
Ｒ１１は、集積回路素子２内に内蔵されていることもあ
る。
このような回路に電源ＶＣＣが投入された後、抵抗Ｒ１
１を介してコンデンサＣ１ｌが充電され、コンデンサＣ
１ｌの充電電圧がリセット解除電圧Ｖ、に達すると、集
積回路素子２のリセットが解除される。
１を介してコンデンサＣ１ｌが充電され、コンデンサＣ
１ｌの充電電圧がリセット解除電圧Ｖ、に達すると、集
積回路素子２のリセットが解除される。
従って、第４図（ａ）に示すように電源投入時の電圧Ｖ
ＣＣの上昇がステップ状である時は第４図（ｂ）に示す
ように電源投入後、抵抗Ｒ１１とコンデンサＣ１１の時
定数によって定まる一定時間を後にパワーオン・リセッ
ト信号■。が所定レベルのリセット解除電圧■８を越え
て、そのリセット解除をすることができる。
ＣＣの上昇がステップ状である時は第４図（ｂ）に示す
ように電源投入後、抵抗Ｒ１１とコンデンサＣ１１の時
定数によって定まる一定時間を後にパワーオン・リセッ
ト信号■。が所定レベルのリセット解除電圧■８を越え
て、そのリセット解除をすることができる。
一方、集積回路素子２には電源投入直後から所定の許容
動作電圧■え以上の電圧が供給されている。従って集積
回路素子２は、許容動作電圧ＶＡが印加されてから一定
時間を後にリセット解除されることになる。また電源切
断の時は、コンデンサＣ１ｌの電荷はダイオードＤ２１
を通じてただちに放電されるので集積回路素子２はただ
ちにリセットされて誤動作はしない。
動作電圧■え以上の電圧が供給されている。従って集積
回路素子２は、許容動作電圧ＶＡが印加されてから一定
時間を後にリセット解除されることになる。また電源切
断の時は、コンデンサＣ１ｌの電荷はダイオードＤ２１
を通じてただちに放電されるので集積回路素子２はただ
ちにリセットされて誤動作はしない。
しかし、電源■ｃｃの電圧上昇および下降が第５図（ａ
）に示すように傾斜を持っている場合は、パワーオン・
リセット信号Ｖ。は第５図（ｂ）に示すように電源Ｖｃ
ｃの電圧が許容動作電圧ｖＡに達する以前にリセット解
除電圧ＶＢに達することがある。この場合は期間Ｘの間
、集積回路素子２は、許容動作電圧ＶＡ以下の電源電圧
が供給された状態でリセット解除されるため、誤動作す
るおそれがある。電源切断の場合についても同様である
。
）に示すように傾斜を持っている場合は、パワーオン・
リセット信号Ｖ。は第５図（ｂ）に示すように電源Ｖｃ
ｃの電圧が許容動作電圧ｖＡに達する以前にリセット解
除電圧ＶＢに達することがある。この場合は期間Ｘの間
、集積回路素子２は、許容動作電圧ＶＡ以下の電源電圧
が供給された状態でリセット解除されるため、誤動作す
るおそれがある。電源切断の場合についても同様である
。
すなわち従来のパワーオン・リセット回路は、電源電圧
の上昇及び下降が遅いと、その目的を果たすことができ
ない。
の上昇及び下降が遅いと、その目的を果たすことができ
ない。
従来のパワーオン・リセット回路は、電源電圧の上昇お
よび下降が遅いと誤動作を起すという欠点があった。
よび下降が遅いと誤動作を起すという欠点があった。
本発明のパワーオン・リセット回路は、第１の定電圧ダ
イオードＺ１と第１の抵抗Ｒ１とを直列接続してその一
端を電源に接続した定電圧回路と、この定電圧回路の他
端をベースに接続し、エミッタをアースに接続したＮＰ
ＮトランジスタＱ１とから成る第１のスイッチング回路
と、一端を電源に接続したコンデンサＣ１とこのコンデ
ンサＣ１の他端にアノードを接続した第１のダイオード
Ｄ１と一端がこの第１のダイオードＤ１のカソードに接
続され、他端が前記ＮＰＮトランジスタＱ１のコレクタ
に接続された第２の抵抗Ｒ２とカソードを前記第１のダ
イオードＤ１のアノードに接続し、アノードをアースに
接続した第２のダイオードＤ２とから成り、前記第１の
スイッチング回路により充電動作を制御される充電回路
と、この充電回路によりスイッチング用の電流を供給さ
れるＰＮＰトランジスタＱ２と、カソードを前記ＰＮＰ
トランジスタＱ２のベースに接続し、アノードを前記第
１のダイオードＤｌのカソードに接続した第２の定電圧
ダイオードＺ２とから成る第２のスイッチング回路と、
一端がこのＰＮＰトランジスタＱ２のコレクタに接続さ
れ他端がアースに接続された第３の抵抗Ｒ９とそのＰＮ
Ｐ トランジスタＱ２のコレクタに接続された出力端子
１とを有する出力回路と、カソードを前記ＮＰＮトラン
ジスタＱ１のコレクタに接続したサイリスタＳＣＲ］と
、このサイリスタ５ＣＲＩのアノードと前記ＰＮＰトラ
ンジスタＱ２のベース間に接続された第４の抵抗Ｒ４と
このサイリスタ５ＣＲＩのゲートと前記ＰＮＰトランジ
スタＱ２のコレクタ間に接続された第５の抵抗Ｒ５とか
ら成る正帰還回路とを含んでから構成される。
イオードＺ１と第１の抵抗Ｒ１とを直列接続してその一
端を電源に接続した定電圧回路と、この定電圧回路の他
端をベースに接続し、エミッタをアースに接続したＮＰ
ＮトランジスタＱ１とから成る第１のスイッチング回路
と、一端を電源に接続したコンデンサＣ１とこのコンデ
ンサＣ１の他端にアノードを接続した第１のダイオード
Ｄ１と一端がこの第１のダイオードＤ１のカソードに接
続され、他端が前記ＮＰＮトランジスタＱ１のコレクタ
に接続された第２の抵抗Ｒ２とカソードを前記第１のダ
イオードＤ１のアノードに接続し、アノードをアースに
接続した第２のダイオードＤ２とから成り、前記第１の
スイッチング回路により充電動作を制御される充電回路
と、この充電回路によりスイッチング用の電流を供給さ
れるＰＮＰトランジスタＱ２と、カソードを前記ＰＮＰ
トランジスタＱ２のベースに接続し、アノードを前記第
１のダイオードＤｌのカソードに接続した第２の定電圧
ダイオードＺ２とから成る第２のスイッチング回路と、
一端がこのＰＮＰトランジスタＱ２のコレクタに接続さ
れ他端がアースに接続された第３の抵抗Ｒ９とそのＰＮ
Ｐ トランジスタＱ２のコレクタに接続された出力端子
１とを有する出力回路と、カソードを前記ＮＰＮトラン
ジスタＱ１のコレクタに接続したサイリスタＳＣＲ］と
、このサイリスタ５ＣＲＩのアノードと前記ＰＮＰトラ
ンジスタＱ２のベース間に接続された第４の抵抗Ｒ４と
このサイリスタ５ＣＲＩのゲートと前記ＰＮＰトランジ
スタＱ２のコレクタ間に接続された第５の抵抗Ｒ５とか
ら成る正帰還回路とを含んでから構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
この回路には、まずコンデンサＣ１と第１のダイオード
Ｄ１と第２の抵抗Ｒ２とを直列接続した回路から成る充
電回路が設けられている。そして電源ＶＣＣとアース間
にこの充電回路とＮＰＮトランジスタＱ１のコレクタ・
エミッタの直列接続回路を接続する。トランジスタＱ１
のベースは第１の抵抗Ｒ１及び第１の定電圧ダイオード
Ｚ１がら成る定電圧回路を通じて電源Ｖ。０に接続され
ている。
Ｄ１と第２の抵抗Ｒ２とを直列接続した回路から成る充
電回路が設けられている。そして電源ＶＣＣとアース間
にこの充電回路とＮＰＮトランジスタＱ１のコレクタ・
エミッタの直列接続回路を接続する。トランジスタＱ１
のベースは第１の抵抗Ｒ１及び第１の定電圧ダイオード
Ｚ１がら成る定電圧回路を通じて電源Ｖ。０に接続され
ている。
第１の定電圧ダイオードＺ１のツェナー電圧■ｚｌとト
ランジスタＱ１のベース・エミッタ間電圧ＶＢＥｌとの
和は、第３図〜第５図で説明した許容動作電圧ＶＡに等
しくなるように設定される。
ランジスタＱ１のベース・エミッタ間電圧ＶＢＥｌとの
和は、第３図〜第５図で説明した許容動作電圧ＶＡに等
しくなるように設定される。
従って、トランジスタＱ１は電源Ｖｃｃの電圧が一定の
許容動作電圧ＶＡ以上になったとき、ＯＮ状態となる。
許容動作電圧ＶＡ以上になったとき、ＯＮ状態となる。
本実施例ではトランジスタＱ１、抵抗Ｒ１、定電圧ダイ
オードＺ１で第１のスイッチング回路■を構成する。
オードＺ１で第１のスイッチング回路■を構成する。
また、電源ＶＣＣには更にＰＮＰトランジスタＱ２のエ
ミッタを接続し、このトランジスタＱ２のベースは第２
の定電圧ダイオードＺ２を介してダイオードＤｌと抵抗
Ｒ２との接続点に接続されている。そしてトランジスタ
Ｑ２のコレクタを出力抵抗Ｒ３を介してアースに接続す
る。両者の接続部には、出力端子１が接続されている。
ミッタを接続し、このトランジスタＱ２のベースは第２
の定電圧ダイオードＺ２を介してダイオードＤｌと抵抗
Ｒ２との接続点に接続されている。そしてトランジスタ
Ｑ２のコレクタを出力抵抗Ｒ３を介してアースに接続す
る。両者の接続部には、出力端子１が接続されている。
また第２のダイオードＤ２のアノードを接地しそのカソ
ードをコンデンサＣ１と第１のダイオードＤ１の間に接
続する。
ードをコンデンサＣ１と第１のダイオードＤ１の間に接
続する。
上記トランジスタＱ２を含む回路は、本実施例では第２
のスイッチング回路■を構成する。このトランジスタＱ
２はコンデンサｃ１の充電電圧ＶＣが第２の定電圧ダイ
オードＺ２のツェナー電圧ｖｚ２と、トランジスタＱ２
のベース・エミッタ間電圧ＶＢＨ□の和がら第１のダイ
オードＤ１の順方向電圧ＶＤＩを引いた値になるまでは
ＯＦＦ状態であり、上記電圧以上でＯＮ状態となる。ダ
イオードＤＩは電源切断時、コンデンサｃ１の電荷がト
ランジスタＱ２のベース電流となって流れるのを阻止す
る極性とされている。
のスイッチング回路■を構成する。このトランジスタＱ
２はコンデンサｃ１の充電電圧ＶＣが第２の定電圧ダイ
オードＺ２のツェナー電圧ｖｚ２と、トランジスタＱ２
のベース・エミッタ間電圧ＶＢＨ□の和がら第１のダイ
オードＤ１の順方向電圧ＶＤＩを引いた値になるまでは
ＯＦＦ状態であり、上記電圧以上でＯＮ状態となる。ダ
イオードＤＩは電源切断時、コンデンサｃ１の電荷がト
ランジスタＱ２のベース電流となって流れるのを阻止す
る極性とされている。
また、第２のスイッチング回路■と出力抵抗Ｒ３が直列
接続されており、その出力抵抗Ｒ３の一端から端子１を
通じてパワーオン・リセット信号Ｖ。が出力される。こ
れらによって出力回路が構成される。このパワーオン・
リセット信号Ｖ。
接続されており、その出力抵抗Ｒ３の一端から端子１を
通じてパワーオン・リセット信号Ｖ。が出力される。こ
れらによって出力回路が構成される。このパワーオン・
リセット信号Ｖ。
は第２のスイッチング回路■がＯＮ状態の時にハイ・レ
ベルとなる。さらに、トランジスタＱ２のコレクタは、
ゲート抵抗Ｒ５を通してサイリスク５ＣＲＩのゲートに
接続され、このサイリスタ５ＣＲＩのアノード抵抗Ｒ４
はトランジスタＱ２のベースに接続され正帰還回路を構
成する。本回路によりトランジスタＱ２に正帰還がかか
り、サイリスタ５ＣＲＩのＯＮにより抵抗Ｒ４を通して
トランジスタＱ２のベース電流が流れ、トランジスタＱ
２を十分ドライブできるようになる。
ベルとなる。さらに、トランジスタＱ２のコレクタは、
ゲート抵抗Ｒ５を通してサイリスク５ＣＲＩのゲートに
接続され、このサイリスタ５ＣＲＩのアノード抵抗Ｒ４
はトランジスタＱ２のベースに接続され正帰還回路を構
成する。本回路によりトランジスタＱ２に正帰還がかか
り、サイリスタ５ＣＲＩのＯＮにより抵抗Ｒ４を通して
トランジスタＱ２のベース電流が流れ、トランジスタＱ
２を十分ドライブできるようになる。
次に本実施例の回路の動作について第１図および第２図
（ａ）〜（ｄ）を参照して説明する。
（ａ）〜（ｄ）を参照して説明する。
第２図（ａ）は、電源Ｖｃ０の電圧、第２図（ｂ）はコ
ンデンサＣ１の充電電圧■。、第２図（ｃ）はパワーオ
ン・リセット信号ｖｏ、第２図（ｄ）は、トランジスタ
Ｑｌ、Ｑ２及びサイリスタ５ＣＲ１の状態を示すタイム
チャートである。
ンデンサＣ１の充電電圧■。、第２図（ｃ）はパワーオ
ン・リセット信号ｖｏ、第２図（ｄ）は、トランジスタ
Ｑｌ、Ｑ２及びサイリスタ５ＣＲ１の状態を示すタイム
チャートである。
まず、電源投入により電源ＶＣＣの電圧が第２図（ａ）
に示すように上昇し、一定の許容動作電圧ＶＡに達する
と、第１の定電圧ダイオードＺ１が導通し、トランジス
タＱ１がＯＮする。すなわち第１のスイッチング回路■
がＯＮする。これによりコンデンサＣ１に充電が開始さ
れ、コンデンサＣ１の充電電圧Ｖｃは第２図（ｂ）に示
すように上昇する。この電圧が、第２の定電圧ダイオー
ドｚ２のツェナー電圧■ｚ２と、トランジスタＱ２のベ
ース・エミッタ間電圧ｖＢＦＬ２の和から第１のダイオ
ードＤ１の順方向電圧Ｖｔ＋□を引いた一定値に達する
と、定電圧ダイオードｚ２が導通する。これによって抵
抗Ｒ２を通してトランジスタＱ２のベース電流が流れト
ランジスタＱ２すなわち第２のスイッチング回路■がわ
ずかにＯＮする。これで端子１の電位が上昇し、抵抗Ｒ
５を通してサイリスタ５ＣＲ１にゲート電流が供給され
はじめる。このゲート電流により、サイリスタ５ＣＲ１
もわずかにＯＮしてトランジスタＱ２のベース電流を抵
抗Ｒ４を通してさらにドライブするため、トランジスタ
Ｑ２がさらにＯＮＬ、端子１の電位もさらに上昇する。
に示すように上昇し、一定の許容動作電圧ＶＡに達する
と、第１の定電圧ダイオードＺ１が導通し、トランジス
タＱ１がＯＮする。すなわち第１のスイッチング回路■
がＯＮする。これによりコンデンサＣ１に充電が開始さ
れ、コンデンサＣ１の充電電圧Ｖｃは第２図（ｂ）に示
すように上昇する。この電圧が、第２の定電圧ダイオー
ドｚ２のツェナー電圧■ｚ２と、トランジスタＱ２のベ
ース・エミッタ間電圧ｖＢＦＬ２の和から第１のダイオ
ードＤ１の順方向電圧Ｖｔ＋□を引いた一定値に達する
と、定電圧ダイオードｚ２が導通する。これによって抵
抗Ｒ２を通してトランジスタＱ２のベース電流が流れト
ランジスタＱ２すなわち第２のスイッチング回路■がわ
ずかにＯＮする。これで端子１の電位が上昇し、抵抗Ｒ
５を通してサイリスタ５ＣＲ１にゲート電流が供給され
はじめる。このゲート電流により、サイリスタ５ＣＲ１
もわずかにＯＮしてトランジスタＱ２のベース電流を抵
抗Ｒ４を通してさらにドライブするため、トランジスタ
Ｑ２がさらにＯＮＬ、端子１の電位もさらに上昇する。
以下同様のことを繰り返して性帰還がかかり、トランジ
スタＱ２１サイリスタ５ＣＲ１は急速にＯＮＬ、電源Ｖ
ＣＣが出力抵抗Ｒ３に印加され端子１から第２図（Ｃ）
に示すようなハイ・レベルのパワーオン・リセット信号
Ｖｏが出力される。
スタＱ２１サイリスタ５ＣＲ１は急速にＯＮＬ、電源Ｖ
ＣＣが出力抵抗Ｒ３に印加され端子１から第２図（Ｃ）
に示すようなハイ・レベルのパワーオン・リセット信号
Ｖｏが出力される。
コンデンサＣ１の電圧が、第２のスイッチング回路■を
ＯＮさせるまでの遅れ時間ｔは、電源ＶＣＣの電圧の上
昇速度にもよるが、はぼコンデンサＣ１の容量及び抵抗
Ｒ２の抵抗値並びに第２の定電圧ダイオードｚ２のツェ
ナー電圧Ｖｚ２等によって定まる。そしてこの遅れ時間
ｔは電源Ｖ。０がステップ状に印加された時が最小であ
る。従ってこの最小の遅れ時間１．が所定値になるよう
に各回路定数を設定すれば、必ずｔ。以上遅延時間を得
ることができる。
ＯＮさせるまでの遅れ時間ｔは、電源ＶＣＣの電圧の上
昇速度にもよるが、はぼコンデンサＣ１の容量及び抵抗
Ｒ２の抵抗値並びに第２の定電圧ダイオードｚ２のツェ
ナー電圧Ｖｚ２等によって定まる。そしてこの遅れ時間
ｔは電源Ｖ。０がステップ状に印加された時が最小であ
る。従ってこの最小の遅れ時間１．が所定値になるよう
に各回路定数を設定すれば、必ずｔ。以上遅延時間を得
ることができる。
すなわち、このような回路を第３図に示したような集積
回路素子の電源入力端子に接続すれば許容動作電圧ｖＡ
以上の電圧が入力端子に供給され始めた後も、一定の遅
延時間のｔｏの間は確実にリセットされ続け、誤動作を
生じるおそれがない。
回路素子の電源入力端子に接続すれば許容動作電圧ｖＡ
以上の電圧が入力端子に供給され始めた後も、一定の遅
延時間のｔｏの間は確実にリセットされ続け、誤動作を
生じるおそれがない。
ここで、遅れ時間ｔｏを得る方法として、コンデンサＣ
Ｉはなるべく小さくし、そのかわりに抵抗Ｒ２を大きな
値とするのが、一般的である。
Ｉはなるべく小さくし、そのかわりに抵抗Ｒ２を大きな
値とするのが、一般的である。
本回路では、コンデンサＣ１への充電開始直後サイリス
タ５ＣＲ１はＯＦＦしており、抵抗Ｒ２を大きく選んで
もさしつかえないので、コンデンサＣ１を十分小さくで
きる。一方、本回路ではこの遅れ時間ｔｏが経過した後
、サイリスタＳＣＲ，がＯＮＬ、抵抗Ｒ４がトランジス
タＱ２のベース回路に挿入されることになるが、この抵
抗Ｒ４にはトランジスタＱ２をドライブするのに十分な
ベース電流を流せるように小さい値を選ぶことができる
。
タ５ＣＲ１はＯＦＦしており、抵抗Ｒ２を大きく選んで
もさしつかえないので、コンデンサＣ１を十分小さくで
きる。一方、本回路ではこの遅れ時間ｔｏが経過した後
、サイリスタＳＣＲ，がＯＮＬ、抵抗Ｒ４がトランジス
タＱ２のベース回路に挿入されることになるが、この抵
抗Ｒ４にはトランジスタＱ２をドライブするのに十分な
ベース電流を流せるように小さい値を選ぶことができる
。
従って、本パワーオン・リセット回路は、そのファン・
アウトを大きくとることが可能となる。
アウトを大きくとることが可能となる。
また、電源切断時においては、電源Ｖ。。の電圧が第２
図（ａ）に示すように、許容動作電圧■。
図（ａ）に示すように、許容動作電圧■。
まで下降すると、トランジスタＱｌがＯＦＦし、トラン
ジスタＱ２は、そのベース電流が遮断されるから、ただ
ちにＯＦＦする。この時、サイリスタ５ＣＲＩも同時に
ＯＦＦする。従って、パワーオン・リセット信号Ｖｏは
、第２図（ｃ）に示すようにただちにロウ・レベルとな
って集積回路素子（図示されない）をリセットさせる。
ジスタＱ２は、そのベース電流が遮断されるから、ただ
ちにＯＦＦする。この時、サイリスタ５ＣＲＩも同時に
ＯＦＦする。従って、パワーオン・リセット信号Ｖｏは
、第２図（ｃ）に示すようにただちにロウ・レベルとな
って集積回路素子（図示されない）をリセットさせる。
これにより、電源切断時にも集積回路素子の誤動作は完
全に防止される。
全に防止される。
一方、コンデンサＣ１の充電電圧■は、電源■ｃｃがｖ
ｚ２＋ｖＢ、□−ＶＤ、−ＶＤ２（ｖＤ２は第２のダイ
オードＤ２の順方向電圧〉まで下降するまでは、放電ル
ープがないため、その充電電圧を維持しその後コンデン
サＣ１の電荷がダイオードＤ２を通して放電し、第２図
（ｂ）に示すように０になる。
ｚ２＋ｖＢ、□−ＶＤ、−ＶＤ２（ｖＤ２は第２のダイ
オードＤ２の順方向電圧〉まで下降するまでは、放電ル
ープがないため、その充電電圧を維持しその後コンデン
サＣ１の電荷がダイオードＤ２を通して放電し、第２図
（ｂ）に示すように０になる。
なお、第１図で抵抗Ｒ６、Ｒ７は第１の定電圧ダイオー
ドＺ１、第２の定電圧ダイオードＺ２またはトランジス
タＱ１のもれ電流によってトランジスタＱｌ、Ｑ２がＯ
Ｎすることを防止するための抵抗であり、コンデンサＣ
２，抵抗Ｒ８はサイリスタ５ＣＲ１が不正ＯＮするのを
防止するためのものである。
ドＺ１、第２の定電圧ダイオードＺ２またはトランジス
タＱ１のもれ電流によってトランジスタＱｌ、Ｑ２がＯ
Ｎすることを防止するための抵抗であり、コンデンサＣ
２，抵抗Ｒ８はサイリスタ５ＣＲ１が不正ＯＮするのを
防止するためのものである。
以上のように本発明においては、電源が許容動作電圧以
上でＯＮする第１のスイッチング回路によって、コンデ
ンサと抵抗を直列接続した充電回路の動作をスタートさ
せ、上記コンデンサが一定電圧以上に充電された時、第
２のスイッチング回路を正帰還回路を用いて急速にＯＮ
させるようにし、前記第２のスイッチング回路及び出力
抵抗の直列接続回路を電源・アース間に接続して出力回
路を構成したので、電源投入時には、電源が許容動作電
圧に達した後、一定時間以上のリセット継続を確実に行
うことができる。また電源切断時には許容動作電圧まで
下降した時、ただちにリセットすることができる。更に
コンデンサの容量を小さくし、かつファン・アウトを大
きくとるという相反する条件を同時に満たず回路を提供
することができる。すなわち、電源投入切断時における
集積回路の誤動作を確実に防止できると共に、実装上ま
たは原価の点で有利で、ファン・アウトを大きくとれる
という効果がある。
上でＯＮする第１のスイッチング回路によって、コンデ
ンサと抵抗を直列接続した充電回路の動作をスタートさ
せ、上記コンデンサが一定電圧以上に充電された時、第
２のスイッチング回路を正帰還回路を用いて急速にＯＮ
させるようにし、前記第２のスイッチング回路及び出力
抵抗の直列接続回路を電源・アース間に接続して出力回
路を構成したので、電源投入時には、電源が許容動作電
圧に達した後、一定時間以上のリセット継続を確実に行
うことができる。また電源切断時には許容動作電圧まで
下降した時、ただちにリセットすることができる。更に
コンデンサの容量を小さくし、かつファン・アウトを大
きくとるという相反する条件を同時に満たず回路を提供
することができる。すなわち、電源投入切断時における
集積回路の誤動作を確実に防止できると共に、実装上ま
たは原価の点で有利で、ファン・アウトを大きくとれる
という効果がある。
第１図は本発明の一実施例を示す回路図、第２図（ａ）
〜（ｄ）は、この実施例の各部の電圧波形と動作等を示
すタイム・チャート、第３図は従来のパワーオン・リセ
ット回路の構成を示す回路図、第４図（ａ）、（ｂ）と
第５図（ａ）、（ｂ）はその動作を示すタイム・チャー
トである。 １・・・出力端子、２・・・集積回路素子、Ｃ，、Ｃ２
・・・コンデンサ、Ｚｌ・・・第１の定電圧ダイオード
、Ｚ２・・・第２の定電圧タイオード、Ｄ、・・・第１
のダイオード、Ｄ２・・・第２のダイオード、Ｑｌ・・
・ＮＰＮトランジスタ、Ｑ２・・・ＰＮＰ トランジス
タ、５ＣＲ１・・・サイリスタ。
〜（ｄ）は、この実施例の各部の電圧波形と動作等を示
すタイム・チャート、第３図は従来のパワーオン・リセ
ット回路の構成を示す回路図、第４図（ａ）、（ｂ）と
第５図（ａ）、（ｂ）はその動作を示すタイム・チャー
トである。 １・・・出力端子、２・・・集積回路素子、Ｃ，、Ｃ２
・・・コンデンサ、Ｚｌ・・・第１の定電圧ダイオード
、Ｚ２・・・第２の定電圧タイオード、Ｄ、・・・第１
のダイオード、Ｄ２・・・第２のダイオード、Ｑｌ・・
・ＮＰＮトランジスタ、Ｑ２・・・ＰＮＰ トランジス
タ、５ＣＲ１・・・サイリスタ。
Claims (1)
- 第１の定電圧ダイオードと第１の抵抗とを直列接続して
その一端を電源に接続した定電圧回路とこの定電圧回路
の他端をベースに接続しエミッタをアースに接続したＮ
ＰＮトランジスタとから成る第１のスイッチング回路と
、一端を電源に接続したコンデンサとこのコンデンサの
他端にアノードを接続した第１のダイオードと一端がこ
の第１のダイオードのカソードに接続され他端が前記Ｎ
ＰＮトランジスタのコレクタに接続された第２の抵抗と
カソードを前記第１のダイオードのアノードに接続しア
ノードをアースに接続した放電用の第２のダイオードと
から成り前記第１のスイッチング回路により充電動作を
制御される充電回路と、前記充電回路によりスイッチン
グ用の電流を供給されるＰＮＰトランジスタとカソード
をこのＰＮＰトランジスタのベースに接続しアノードを
前記第１のダイオードのカソードに接続した第２の定電
圧ダイオードとから成る第２のスイッチング回路と、一
端が前記ＰＮＰトランジスタのコレクタに接続され他端
がアースに接続された第３の抵抗とそのＰＮＰトランジ
スタのコレクタに接続された出力端子とを有する出力回
路と、カソードを前記ＮＰＮトランジスタのコレクタに
接続したサイリスタとこのサイリスタのアノードと前記
ＰＮＰトランジスタのベース間に接続した第４の抵抗と
このサイリスタのゲートと前記ＰＮＰトランジスタのコ
レクタ間に接続した第５の抵抗とから成る正帰還回路と
を含むことを特徴とするパワーオン・リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28332688A JPH02128513A (ja) | 1988-11-08 | 1988-11-08 | パワーオン・リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28332688A JPH02128513A (ja) | 1988-11-08 | 1988-11-08 | パワーオン・リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128513A true JPH02128513A (ja) | 1990-05-16 |
Family
ID=17664023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28332688A Pending JPH02128513A (ja) | 1988-11-08 | 1988-11-08 | パワーオン・リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128513A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227536A (en) * | 1975-08-28 | 1977-03-01 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS62269415A (ja) * | 1986-05-19 | 1987-11-21 | Nec Corp | パワ−オン・リセツト回路 |
-
1988
- 1988-11-08 JP JP28332688A patent/JPH02128513A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227536A (en) * | 1975-08-28 | 1977-03-01 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS62269415A (ja) * | 1986-05-19 | 1987-11-21 | Nec Corp | パワ−オン・リセツト回路 |
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