JPH0161261B2 - - Google Patents

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、デジタル回路の電源投入、切断時に
おける誤動作を防止するためのパワーオンリセツ
ト回路に関する。

集積回路素子を用いたデジタル回路、特にマイ
クロコンピユータ等は、電源投入後所定の許容動
作電圧以上になつた後も、クリスタル等のクロツ
ク発振器が安定発振に達するまでの時間はリセツ
トされ続ける必要がある場合がある。パワーオン
リセツト回路とは、このような場合に、必要期間
デジタル回路等をリセツトし続ける回路である。

従来技術 従来のパワーオンリセツト回路の一例を第１図
に示す。すなわち、電源Vccに抵抗R₁₁とコンデ
ンサC₁₁の直列接続を接続し、抵抗R₁₁にはダイオ
ードD₂₁を並列接続した回路であり、コンデンサ
C₁₁の充電々圧を端子１から出力してパワーオン
リセツト信号Voとして対象となる集積回路素子
２へ供給する。集積回路素子２は、電源Vccの投
入により動作用の電源が供給されるが、リセツト
解除電圧V_B以上のパワーオンリセツト信号が与
えられるまではリセツトされた状態を保つ、そし
て、リセツト解除電圧V_B以上のパワーオンリセ
ツト信号によつてリセツトが解除されて正常の動
作を行なう。抵抗R₁₁は高抵抗であり、集積回路
素子２内に内蔵されていることもある。上述の従
来回路は、電源Vccが投入後抵抗R₁₁を介してコ
ンデンサC₁₁が充電され、コンデンサC₁₁の充電々
圧が所定レベルV_Bに達すると集積回路素子２の
リセツトが解除される。従つて、第２図ａに示す
ように電源投入時の電圧上昇がステツプ状である
ときは、同図ｂに示すように電源投入後抵抗R₁₁
とコンデンサC₁₁の大きさによつて定まる一定時
間ｔ後にパワーオンリセツト信号Voが所定レベ
ルのリセツト解除電圧V_Bを超えてリセツト解除
することができる。一方、集積回路素子２には、
電源投入直後から所定の許容動作電圧V_A以上の
電圧が供給されている。従つて、集積回路素子２
は許容動作電圧V_Aが印加されてから一定時間ｔ
後にリセツト解除されることになる。また電源切
断のときは、コンデンサC₁₁の電荷はダイオード
D₂₁を通して直ちに放電されるから集積回路素子
２は直ちにリセツトされて誤動作はしない。

しかし、電源Vccの電圧上昇、および下降が第
３図ａに示すように傾斜を持つている場合は、パ
ワーオンリセツト信号Voは同図ｂに示すように
電源Vccの電圧が許容動作電圧V_Aに達する以前
にリセツト解除電圧V_Bに達することがある。こ
の場合は、同図に示した期間ｘの間集積回路素子
２は許容動作電圧V_A以下の電源電圧が供給され
た状態でリセツト解除されるため誤動作するおそ
れがある。電源切断の場合についても同様であ
る。すなわち、第１図に示した従来のパワーオン
リセツト回路はその目的を果すことができない場
合がある。

上述の欠点を補うために、第４図に示すように
構成した回路も知られている。この場合は、第１
図に示した従来回路のコンデンサC₁₁の電圧をツ
エナーダイオードD₁₁を介してトランジスタQ₁₁
のベースに入力させ、トランジスタQ₁₁はエミツ
タを接地し、コレクタは抵抗を介して電源Vccに
接続されている。そして、トランジスタQ₁₁のコ
レクタをトランジスタQ₂₁のベースに接続し、ト
ランジスタQ₂₁のエミツタを接地し、コレクタは
抵抗を通して電源Vccに接続する。トランジスタ
Q₂₁のコレクタ電圧は端子１からパワーオンリセ
ツト信号Voとして出力される。上述の回路では
電源Vccの立上りが第５図ａに示すように傾斜し
ている場合にも、コンデンサC₁₁の充電電圧Vcが
同図ｂのように立上つて該電圧がツエナーダイオ
ードD₁₁のツエナー電圧V_ZとトランジスタQ₁₁の
ベースエミツタ間電圧V_BEの和V_Z＋V_BEに達した
ときトランジスタQ₁₁がオン状態となる。トラン
ジスタQ₁₁のオンによりトランジスタQ₂₁がオフ
するから、上記V_Z＋V_BEを許容動作電圧V_Aに等
しくなるように設定しておけば、パワーオンリセ
ツト信号Voは同図ｃに示すように、必ず電源
VccがV_Aに達した後におくれて出力される。し
かし、この遅れ時間ｔは、電源Vccの立上り時間
によつて異なり、立上り時間が長くなる程遅れ時
間ｔが短くなる。従つて、遅れ時間ｔの最小値を
保証することができないという欠点がある。さら
に、電源切断時においては、コンデンサC₁₁の放
電開始は、電源電圧がV_Z＋V_BE−V_D（V_Dはダイオ
ードD₂₁の順方向電圧）、すなわちV_A−V_Dに降下
した時点となるため、電源Vccが許容動作電圧
V_Aを下回つた後もトランジスタQ₁₁は暫時（期間
ｘの間）オン状態を継続する。この期間ｘではト
ランジスタQ₂₁はオフしているから、パワーオン
リセツト信号Voは第５図ｃに示すようにリセツ
ト解除電圧V_B以上の電圧である。すなわち、期
間ｘではリセツトは解除されたままとなり集積回
路の誤動作を防止することができないという欠点
がある。

発明の目的 本発明の目的は、上述の従来の欠点を解決し、
電源電圧が集積回路の許容動作電圧に達した時点
から一定時間後にリセツトを解除することがで
き、電源電圧が許容動作電圧より下つたときは直
ちにリセツトすることができるパワーオンリセツ
ト回路を提供することにある。

発明の構成 本発明のリセツト回路は、一端が接地されツエ
ナーダイオードを介して入力する一定値以上の電
源電圧でオンする第１のスイツチング回路と、該
第１のスイツチング回路と電源との間に直列接続
されたコンデンサ、抵抗および第１のダイオード
の直列接続回路と、前記コンデンサの両端電圧が
一定値以上でオンする第２のスイツチング回路
と、前記第１のスイツチング回路のオン、オフに
よりオン、オフされる第３のスイツチング回路
と、前記コンデンサの一端にカソードを接続しア
ノードを接地した第２のダイオードとを備えて、
前記第２のスイツチング回路と第３のスイツチン
グ回路と出力抵抗との直列接続回路を電源とアー
ス間に接続し該出力抵抗の一端からパワーオンリ
セツト信号を出力することを特徴とする。

なお、前記コンデンサの電圧を第２のツエナー
ダイオードを介して前記第２のスイツチング回路
の制御入力に印加するようにすれば、リセツトま
での一定時間を長くすることが容易である。

発明の実施例 次に、本発明について、図面を参照して詳細に
説明する。

第６図は、本発明の一実施例を示す回路図であ
る。すなわち、電源Vccとアース間に、コンデン
サC₁と抵抗R₂と第１のダイオードD₃とトランジ
スタQ₁のコレクタ・エミツタの直列接続回路を
接続する。トランジスタQ₁のベースは抵抗R₁お
よび第１のツエナーダイオードD₁を通して電源
Vccに接続されている。第１のツエナーダイオー
ドD₁のツエナー電圧V_Z1とトランジスタQ₁のベー
ス・エミツタ間電圧V_BEとの和は許容動作電圧V_A
に等しくなるように設定される。従つて、トラン
ジスタQ₁は、電源Vccの電圧が一定の許容動作電
圧V_A以上になつたときオン状態となる。本実施
例では、トランジスタQ₁、抵抗R₁、ツエナーダ
イオードD₁で第１のスイツチング回路を構成す
る。

また、電源VccにはトランジスタQ₂のエミツタ
を接続し、トランジスタQ₂のベースは、第２の
ツエナーダイオードD₂を介してコンデンサC₁と
抵抗R₂との接続点に接続する。そして、トラン
ジスタQ₃は、エミツタをトランジスタQ₂のコレ
クタに、コレクタを出力抵抗R₄を介してアース
に接続し、ベースは抵抗R₃を通してトランジス
タQ₁のコレクタに接続される。また、第２のダ
イオードD₄のカソードをコンデンサC₁に接続し、
アノードは接地する。上記トランジスタQ₂は第
２のスイツチング回路であり、トランジスタQ₃
は第３のスイツチング回路である。第２のスイツ
チング回路、すなわちトランジスタQ₂は、コン
デンサC₁の充電電圧Vcが第２のツエナーダイオ
ードD₂のツエナー電圧V_Z2とトランジスタQ₂のベ
ースエミツタ間電圧V_BEの和になるまではオフ状
態であり、上記電圧以上でオン状態となる。第３
のスイツチング回路すなわちトランジスタQ₃は、
トランジスタQ₁がオンしている時はオン状態ま
たはオン可能な状態であり、トランジスタQ₁が
オフしているときはオフ状態である。ダイオード
D₃はトランジスタQ₃のベース電流を阻止する極
性である。また、第２および第３のスイツチング
回路と出力抵抗R₄が直列接続されていて、該出
力抵抗R₄の一端から端子１を通してパワーオン
リセツト信号Voを出力するから、パワーオンリ
セツト信号は、第２および第３のスイツチング回
路が共にオン状態のときにのみハイレベルであ
り、いずれか一方のスイツチがオフのときはロー
レベルである。

次に、本実施例の動作について、第６図および
第７図を参照して説明する。第７図ａは電源Vcc
の電圧、同図ｂはコンデンサC₁の充電電圧Vc、
同図ｃはパワーオンリセツト信号Voを示すタイ
ムチヤートである。先ず、電源投入により電源
Vccの電圧が第７図ａに示すように上昇し、一定
の許容動作電圧V_Aに達すると第１のツエナーダ
イオードが導通し、トランジスタQ₁がオンする。
すなわち、第１のスイツチング回路がオンする。
これにより、コンデンサC₁に充電が開始され、
コンデンサC₁の充電電圧Vcは第７図ｂに示すよ
うに上昇する。該電圧が第２のツエナーダイオー
ドD₂のツエナー電圧ＶZ2とトランジスタQ₂のベ
ースエミツタ間電圧V_BEの和である一定値に達す
ると、トランジスタQ₂すなわち第２のスイツチ
ング回路がオンする。一方、トランジスタQ₃の
ベースはすでに第１のスイツチング回路によつて
接地されているから第３のスイツチング回路はオ
ン可能な状態であり、電源Vccは、第２および第
３のスイツチング回路を通して出力抵抗R₄に印
加され、端子１から第７図ｃに示すようなハイレ
ベルのパワーオンリセツト信号Voが出力される。
コンデンサC₁の電圧が第２のスイツチング回路
をオンさせるまでの遅れ時間ｔは、電源Vccの上
昇速度にもよるが、ほぼコンデンサC₁の容量お
よび抵抗R₂の抵抗値並びに第２のツエナーダイ
オードD₂のツエナー電圧V_Z2等によつて定まる。
そして、この遅れ時間は電源Vccがステツプ状に
印加されたときが最小である。従つて、この最小
の遅れ時間t₀を所定値に設定すれば、t₀以上の遅
延時間を得ることができる。すなわち、集積回路
（図示されない）は、許容動作電圧V_A以上の電源
電圧が供給された後一定の遅延時間t₀の間は確実
にリセツトされ続けるから誤動作することがな
い。また、電源切断時においては、電源Vccの電
圧が第７図ａに示すように許容動作電圧V_Aまで
下降すると、トランジスタQ₁がオフし、トラン
ジスタQ₃のベース電流が遮断されるからトラン
ジスタQ₃もオフする。従つて、パワーオンリセ
ツト信号Voは同図ｃに示すように直ちにローレ
ベルとなつて図示されない集積回路をリセツトさ
せる。これにより集積回路の誤動作は完全に防止
される。一方トランジスタQ₂は、電源VccがV_Z2
＋V_BE−V_D（V_DはダイオードD₄の順方向電圧）ま
で下降するまではオン状態を継続しその後オフす
る。また、コンデンサC₁の電荷はダイオードD₄
を通して放電し、コンデンサC₁の電圧Vcは同図
ｂに示すように０になる。同図ｄは上述の動作中
のトランジスタQ₁〜Q₃のオン、オフ状態を示す。

第８図は、上記実施例の変形であり、第６図の
トランジスタQ₁〜Q₃のエミツタベース間にそれ
ぞれ抵抗R₅〜R₇を接続した回路である。この場
合は第１のツエナーダイオードD₁、第２のツエ
ナーダイオードD₂またはトランジスタQ₁のもれ
電流によつてトランジスタQ₁〜Q₃がオンするこ
とを防止し、スイツチング動作がより確実になさ
れる利点がある。

第９図は、本発明の第２の実施例を示す回路図
である。第８図のトランジスタQ₃と抵抗R₄に直
列に抵抗R₈を挿入した回路である。この場合リ
セツト解除後の端子１のレベルがTTL“１”レベ
ルを保証するように抵抗R₈を選べば、リセツト
解除後のトランジスタQ₂，Q₃の消費電力を小と
することができる。

第１０図は、本発明の第３の実施例を示す回路
図であり、第６図との相異は、第２のツエナーダ
イオードD₂を有しないことである。電源が許容
動作電圧に到達した後に、さらにリセツトし続け
なければならない時間が比較的短かい場合に適用
することができる。第８図、第９図の第２のツエ
ナーダイオードD₂を削除しても同様である。

発明の効果 以上のように、本発明においては、電源が許容
動作電圧以上でオンする第１のスイツチング回路
によつてコンデンサと抵抗の直列接続回路の充電
をスタートさせ、上記コンデンサが一定電圧以上
に充電されたとき第２のスイツチング回路をオン
させるようにし、かつ、第１のスイツチング回路
のオンによりオンまたはオン可能に制御され第１
のスイツチング回路のオフによりオフされる第３
のスイツチング回路を備えて、前記第２、第３の
スイツチング回路および出力抵抗の直列接続回路
を電源アース間に接続した構成としたから、電源
投入時には、電源が許容動作電圧に達した後一定
時間以上のリセツト継続が確実に行なわれる効果
があり、また、電源切断時には許容動作電圧まで
下降したとき直ちにリセツトすることができる。
すなわち、電源投入切断時におけるデジタル回路
の誤動作を確実に防止できる効果がある。

【図面の簡単な説明】

第１図は、従来のリセツト回路の一例を示す回
路図、第２図および第３図はそれぞれ上記従来例
の動作例を示す各部の波形図、第４図は他の従来
例を示す回路図、第５図は第４図に示した従来例
の各部波形を示す波形図、第６図は本発明の第１
の実施例を示す回路図、第７図は上記第１の実施
例の各部の波形、動作等を示すタイムチヤート、
第８図は第１の実施例の変形例を示す回路図、第
９図および第１０図はそれぞれ本発明の第２およ
び第３の実施例を示す回路図である。 図において、１……端子、２……集積回路素
子、Q₁〜Q₃……トランジスタ、D₁……第１のツ
エナーダイオード、D₂……第２のツエナーダイ
オード、D₃，D₄……ダイオード、C₁……コンデ
ンサ、R₁〜R₃……抵抗、R₄……出力抵抗、R₅〜
R₈……抵抗、Vcc……電源、Vc……コンデンサ
の充電電圧、Vo……パワーオンリセツト信号、
V_A……許容動作電圧、V_Z1，V_Z2……第１および
第２のツエナーダイオードのツエナー電圧、V_B
……リセツト解除電圧、V_BE……トランジスタの
ベースエミツタ間電圧、V_D……ダイオードの順
方向電圧。

Claims (1)

1. 【特許請求の範囲】 １ 抵抗回路を介して実質的に電源電圧が印加さ
   れる第１のツエナーダイオードD₁と、 一端が共通電位に接続され電源電圧がこのツエ
   ナーダイオードのツエナー電圧を越えたときに導
   通する第１のスイツチング回路Q₁と、 一端が電源に接続されたコンデンサC₁と、 前記第１のスイツチング回路と前記コンデンサ
   の他端との間に直列接続された抵抗R₂および第
   １のダイオードD₃の直列接続回路と、 前記コンデンサの一端と共通電位との間に印加
   電圧に対して逆方向に接続された第２のダイオー
   ドD₄と、 一端が電源に接続され前記コンデンサC₁の両
   端電圧が一定値以上で導通する第２のスイツチン
   グ回路Q₂と、 前記第１のスイツチング回路の導通および開放
   にしたがつて導通および開放し一端が前記第２の
   スイツチング回路の他端に接続された第３のスイ
   ツチング回路Q₃と、 この第３のスイツチング回路の他端と共通電位
   との間に接続された出力抵抗R₄と、 この出力抵抗の両端電圧が接続された出力端子
   と を備えたパワーオンリセツト回路。 ２ 第２のスイツチング回路はその制御入力通路
   に直列に挿入された第２のツエナーダイオード
   D₂を含む特許請求の範囲第１項に記載のパワー
   オンリセツト回路。