JPH02129754A - コモンメモリアクセス方式 - Google Patents
コモンメモリアクセス方式Info
- Publication number
- JPH02129754A JPH02129754A JP63282539A JP28253988A JPH02129754A JP H02129754 A JPH02129754 A JP H02129754A JP 63282539 A JP63282539 A JP 63282539A JP 28253988 A JP28253988 A JP 28253988A JP H02129754 A JPH02129754 A JP H02129754A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- counter value
- signal
- counter
- value change
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、複数台の中央演算処理ユニット（以下、Ｃ
ＰＵと称す）が有機的に結合し、各ＣＰＵ固有の入出力
信号装置及び記憶装置以外に、共通の入出力信号装置及
び記憶装置を有するマルチＣＰＵシステムにおける共通
記憶装置のコモンメモリアクセス方式に関するものであ
る。
ＰＵと称す）が有機的に結合し、各ＣＰＵ固有の入出力
信号装置及び記憶装置以外に、共通の入出力信号装置及
び記憶装置を有するマルチＣＰＵシステムにおける共通
記憶装置のコモンメモリアクセス方式に関するものであ
る。
第２図は一般的なマルチＣＰＵシステムの一例を示す構
成図、第３図は例えば特願昭５９−２３９４３０号に記
載された第２図に示すマルチＣＰＵシステムにおけるコ
モンメモリアクセス方式を示すブロック図である。第２
図において、ｌは第１ ＣＰＵシステム、２は第２ＣＰ
Ｕシステムである。そして、前記第１ ＣＰＵシステム
１は、第１ＣＰＵ１ａと、第１ＣＰＵ１ａ専用として設
けられている記憶装置１ｂと、第１ＣＰＵｌａ専用とし
て設けられている入出力信号装置ＩＣとによって構成さ
れている。また、前記第２ＣＰＵシステム２は、第２Ｃ
ＰＵ２ａと、第２ＣＰＵ２ａ専用として設けられている
記憶袋Ｗ２ ｂと、第２ＣＰＵ２ａ専用として設けられ
ている入出力信号装置２ｃとによって構成されている。 ３ａは第１ｃＰＵシステムｌに設けられている第１ＣＰ
Ｕ１ａと、第２ＣＰＵシステム２に設けられている第２
ＣＰＵ２ａとを有機的に結合するための制御を行うマル
チパスコントローラ、３ｂ、３ｃはマルチパスコントロ
ーラ３ａの制御下において動作する共通記憶装置と共通
入出力装置である。 次に動作について説明する。共通記憶装置３ｂは第１Ｃ
ＰＵ１ａと第２ＣＰＵ２ａが共通して使用する記憶装置
であり、第１ＣＰＵ１ａと第２ＣＰＵ２ａ間の情報伝達
として使用される。 第３図に示すブロック図は、第１ＣＰＵシステム１から
第２ＣＰＵシステム２への情報伝達を示すものであって
、第１ ＣＰＵシステムｌと第２ＣＰＵシステム２を読
み替えることにより、第２ＣＰＵシステム２から第１
ＣＰＵシステム１への情報伝達が全く同様に行えること
になる。ここで、第３図に示すブロック図の動作を説明
する。まず、送信側の第１ ＣＰＵシステムｌは、プロ
グラムの実行により、第２ＣＰＵシステム２に伝送すべ
き情報を共通記憶装置３ｂに供給する。更に、プログラ
ムの最後尾に設けられているカウンタ出力プログラムに
よって、共通記憶装置３ｂにおける特定エリアにカウン
タ信号３ｂｃを転送する。 一方、受信側の第２ＣＰＵシステム２は、プログラムの
１スキヤンを実行する毎に、今回メモリ２ｅの値を前回
メモリ２ｆに、またカウンタ信号３ｂｃを今回メモリ２
ｅに格納する。次に、カウンタ値変化検出装置２１は、
今回メモリ２ｅと前回メモリ２ｆの内容を比較すること
によって、カウンタ値の変化を検出する。 次に、送信側の第１ ＣＰＵシステム１におけるＨ／Ｗ
（ハードウェアー）正常信号１ｄがオンし、かつカウン
タ値変化検出装置２１がカウンタ値の変化を検出すると
、送信側のＣＰＵ正常フラグ２ｈがオンとなり、これを
条件として第１ ＣＰＵシステム１から共通記憶装置３
ｂに転送されて記憶されているデータが読み出される。 ここで、送信側のＣＰＵ正常フラグ２ｈのオフは、送信
側の第１ＣＰＵシステム１におけるＨ／Ｗ正常信号１ｄ
のオフが条件となる。即ち、第１ ＣＰＵシステムｌの
Ｈ／Ｗ異常及び電源を“切り°°にした場合にＣＰＵ正
常フラグ２ｈがオフされることになる。 また、復旧時においては、Ｈ／Ｗ正常信号１ｄがすぐに
オンするが、カウンタ信号３ｂｃは、第１ＣＰＵシステ
ム１がプログラムを１スキヤンするまで変化しない為に
、前記手順によって過ったデータ（旧データ）は読み出
されない。
成図、第３図は例えば特願昭５９−２３９４３０号に記
載された第２図に示すマルチＣＰＵシステムにおけるコ
モンメモリアクセス方式を示すブロック図である。第２
図において、ｌは第１ ＣＰＵシステム、２は第２ＣＰ
Ｕシステムである。そして、前記第１ ＣＰＵシステム
１は、第１ＣＰＵ１ａと、第１ＣＰＵ１ａ専用として設
けられている記憶装置１ｂと、第１ＣＰＵｌａ専用とし
て設けられている入出力信号装置ＩＣとによって構成さ
れている。また、前記第２ＣＰＵシステム２は、第２Ｃ
ＰＵ２ａと、第２ＣＰＵ２ａ専用として設けられている
記憶袋Ｗ２ ｂと、第２ＣＰＵ２ａ専用として設けられ
ている入出力信号装置２ｃとによって構成されている。 ３ａは第１ｃＰＵシステムｌに設けられている第１ＣＰ
Ｕ１ａと、第２ＣＰＵシステム２に設けられている第２
ＣＰＵ２ａとを有機的に結合するための制御を行うマル
チパスコントローラ、３ｂ、３ｃはマルチパスコントロ
ーラ３ａの制御下において動作する共通記憶装置と共通
入出力装置である。 次に動作について説明する。共通記憶装置３ｂは第１Ｃ
ＰＵ１ａと第２ＣＰＵ２ａが共通して使用する記憶装置
であり、第１ＣＰＵ１ａと第２ＣＰＵ２ａ間の情報伝達
として使用される。 第３図に示すブロック図は、第１ＣＰＵシステム１から
第２ＣＰＵシステム２への情報伝達を示すものであって
、第１ ＣＰＵシステムｌと第２ＣＰＵシステム２を読
み替えることにより、第２ＣＰＵシステム２から第１
ＣＰＵシステム１への情報伝達が全く同様に行えること
になる。ここで、第３図に示すブロック図の動作を説明
する。まず、送信側の第１ ＣＰＵシステムｌは、プロ
グラムの実行により、第２ＣＰＵシステム２に伝送すべ
き情報を共通記憶装置３ｂに供給する。更に、プログラ
ムの最後尾に設けられているカウンタ出力プログラムに
よって、共通記憶装置３ｂにおける特定エリアにカウン
タ信号３ｂｃを転送する。 一方、受信側の第２ＣＰＵシステム２は、プログラムの
１スキヤンを実行する毎に、今回メモリ２ｅの値を前回
メモリ２ｆに、またカウンタ信号３ｂｃを今回メモリ２
ｅに格納する。次に、カウンタ値変化検出装置２１は、
今回メモリ２ｅと前回メモリ２ｆの内容を比較すること
によって、カウンタ値の変化を検出する。 次に、送信側の第１ ＣＰＵシステム１におけるＨ／Ｗ
（ハードウェアー）正常信号１ｄがオンし、かつカウン
タ値変化検出装置２１がカウンタ値の変化を検出すると
、送信側のＣＰＵ正常フラグ２ｈがオンとなり、これを
条件として第１ ＣＰＵシステム１から共通記憶装置３
ｂに転送されて記憶されているデータが読み出される。 ここで、送信側のＣＰＵ正常フラグ２ｈのオフは、送信
側の第１ＣＰＵシステム１におけるＨ／Ｗ正常信号１ｄ
のオフが条件となる。即ち、第１ ＣＰＵシステムｌの
Ｈ／Ｗ異常及び電源を“切り°°にした場合にＣＰＵ正
常フラグ２ｈがオフされることになる。 また、復旧時においては、Ｈ／Ｗ正常信号１ｄがすぐに
オンするが、カウンタ信号３ｂｃは、第１ＣＰＵシステ
ム１がプログラムを１スキヤンするまで変化しない為に
、前記手順によって過ったデータ（旧データ）は読み出
されない。
従来のコモンメモリアクセス方式は以上のように構成さ
れているので、−旦ＣＰＵ正常フラグ２ｈがオンすれば
、Ｈ／Ｗ正常信号１ｄが落ちるまでオフされることが無
くなり、これに伴ってＣＰＵ正常フラグ２ｈがオン状態
のままとなってしまう問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、ＣＰＵ正常フラグと共に、送信側のＣＰＵに
対するＨ／Ｗの異常以外のホールド状態やインループ状
態を検出することが出来るコモンメモリアクセス方式を
得ることを目的とする。
れているので、−旦ＣＰＵ正常フラグ２ｈがオンすれば
、Ｈ／Ｗ正常信号１ｄが落ちるまでオフされることが無
くなり、これに伴ってＣＰＵ正常フラグ２ｈがオン状態
のままとなってしまう問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、ＣＰＵ正常フラグと共に、送信側のＣＰＵに
対するＨ／Ｗの異常以外のホールド状態やインループ状
態を検出することが出来るコモンメモリアクセス方式を
得ることを目的とする。
この発明に係るコモンメモリアクセス方式は、マルチＣ
ＰＵシステムにおいて、各ＣＰＵにカウンタ出力機能、
カウンタ値変化検出装置及びカウンタ値変化検出信号を
入力とする時限回路を設けることにより、送信側ＣＰＵ
のホールド状態及びインループ状態を検出するものであ
る。
ＰＵシステムにおいて、各ＣＰＵにカウンタ出力機能、
カウンタ値変化検出装置及びカウンタ値変化検出信号を
入力とする時限回路を設けることにより、送信側ＣＰＵ
のホールド状態及びインループ状態を検出するものであ
る。
この発明におけるコモンメモリアクセス方式は、ＣＰＵ
の動作状態がカウンタ信号として出力されることから、
このカウンタ値の変化をカウンタ値変化検出装置によっ
て検出し、且つこの検出信号を入力とする時限回路によ
って、ＣＰＵ正常フラグのオン後に送信側ＣＰＵのホー
ルド状態やインループ状態の検出が容易に行えることに
なる。
の動作状態がカウンタ信号として出力されることから、
このカウンタ値の変化をカウンタ値変化検出装置によっ
て検出し、且つこの検出信号を入力とする時限回路によ
って、ＣＰＵ正常フラグのオン後に送信側ＣＰＵのホー
ルド状態やインループ状態の検出が容易に行えることに
なる。
以下、この発明の一実施例を図について説明する。第１
図において、１は第１ＣＰＵシステム、２は第２ＣＰＵ
システム、３ｂは共通記憶装置、３ｂｃは共通記憶装置
３ｂにおける特定エリアに格納されたカウンタ信号であ
る。また、第２ＣＰＵシステム２における２ｅは今回メ
モリ、２ｆは前回メモリ、２１はカウンタ値変化検出装
置、２ｈはＣＰＵ正常フラグであって、これらの構成は
第３図と同一である。２ｐはカウンタ値変化検出装置２
１の検出信号を入力とするパルスカット回路、２ｔはパ
ルスカット回路２ｐの出力を入力とする時限回路、２ｓ
は時限回路２ｔの出力を入力とする異常処理選択回路で
ある。そして、前記第３図との違いは、パルスカット回
路２ｐ、時限回路２を及び異常処理選択回路２ｓを付加
したことである。 以下、第１図に示すブロック図の動作を説明する。まず
、送信側の第１ ＣＰＵシステムｌは、プログラムの実
行により、第２ＣＰＵシステム２に伝送すべき情報を共
通記憶装置３ｂに供給する。 更に、プログラムの最後尾に設けられているカウンタ出
力プログラムによって、共通記憶装置３ｂにおける特定
エリアにカウンタ信号３ｂｃを転送する。 一方、受信側の第２ＣＰＵシステム２は、プログラムの
１スキヤンを実行する毎に、今回メモリ２ｅの値を前回
メモリ２ｒに、またカウンタ信号３ｂｃを今回メモリ２
しに格納する。次に、カウンタ値変化検出装置２１は、
今回メモリ２ｅと前回メモリ２ｆの内容を比較すること
によって、カウンタ値の変化を検出する。 ・次に、送信側の第１ＣＰＵシステムｌにおけるＨ／Ｗ
正常信号１ｄがオンし、かつカウンタ値変化検出装Ｗ２
１がカウンタ値の変化を検出すると、送信側のＣＰＵ正
常フラグ２ｈがオンとなり、これを条件として第１ Ｃ
ＰＵシステムｌから共通記憶装置３ｂに転送されて記憶
されているデータが読み出される。ここで、送信側のＣ
ＰＵ正常フラグ２ｈのオフは、送信側の第１ＣＰＵシス
テム１におけるＨ／Ｗ正常信号１ｄのオフが条件となる
。 即ち、第１ ＣＰＵシステム１のＨ／Ｗ異常及び電源を
“切り′”にした場合にＣＰＵ正常フラグ２ｈがオフさ
れることになる。また、復旧時においては、Ｈ／Ｗ正常
信号１ｄがすぐにオンするが、カウンタ信号３ｂｃは、
第１ ＣＰＵシステム１がプログラムを１スキヤンする
まで変化しない為に、前記手順によって過ったデータ（
旧データ）は読み出されない。 次に、カウンタ値変化検出［ｉ２ｉから出力される変化
検出信号は、パルスカット回路２Ｐにおいて、カウンタ
値変化検出信号に変換されて時限回路２ｔに供給される
。時限回路２Ｌは、人力される信号がオンされる毎に、
リセットされた後にスタートされるが、ある一定の時間
に渡って入力信号の供給が途絶えると、タイムアツプし
て出力がオン状態となる。そして、この時限回路２ｔの
出力信号は、異常処理選択回路２ｓに入力され、単にア
ラーム扱いされる場合と、ＣＰＵ正常フラグ２ｈのリセ
ット端子に入力される場合が選択される。これにより、
送信側の第１ＣＰＵシステム１に設けられている第１
ＣＰＵから発生されるＨ／Ｗ正常信号１ｄが落ちずに、
ソフトウェア的にホールド或いはインループ状態にある
場合が検出され、且つその場合に単にアラーム扱いにす
るか、ＣＰＵ正常フラグ２ｈを落とすかが、異常処理選
択回路２Ｓによって選択されることになる。 従って、このように構成された場合には、カウンタ値変
化検出信号を時限回路によって監視することから、送信
側のＣＰＵがホールド状態或いはインループ状態となっ
たことが容易に検出されることになる。 なお、上記実施例においては、説明を簡略化するために
、２台のＣＰＵによって構成されるマルチシステムに適
用した場合についてのみ示したが、３台以上ＣＰＵを使
用したマルチシステムにおいても、各ＣＰＵ毎に１個の
カウンタ出力機能及び他のＣＰＵのカウンタ値検出回路
１特限回路を設置することにより、上記実施例と全く同
様の効果を奏す。
図において、１は第１ＣＰＵシステム、２は第２ＣＰＵ
システム、３ｂは共通記憶装置、３ｂｃは共通記憶装置
３ｂにおける特定エリアに格納されたカウンタ信号であ
る。また、第２ＣＰＵシステム２における２ｅは今回メ
モリ、２ｆは前回メモリ、２１はカウンタ値変化検出装
置、２ｈはＣＰＵ正常フラグであって、これらの構成は
第３図と同一である。２ｐはカウンタ値変化検出装置２
１の検出信号を入力とするパルスカット回路、２ｔはパ
ルスカット回路２ｐの出力を入力とする時限回路、２ｓ
は時限回路２ｔの出力を入力とする異常処理選択回路で
ある。そして、前記第３図との違いは、パルスカット回
路２ｐ、時限回路２を及び異常処理選択回路２ｓを付加
したことである。 以下、第１図に示すブロック図の動作を説明する。まず
、送信側の第１ ＣＰＵシステムｌは、プログラムの実
行により、第２ＣＰＵシステム２に伝送すべき情報を共
通記憶装置３ｂに供給する。 更に、プログラムの最後尾に設けられているカウンタ出
力プログラムによって、共通記憶装置３ｂにおける特定
エリアにカウンタ信号３ｂｃを転送する。 一方、受信側の第２ＣＰＵシステム２は、プログラムの
１スキヤンを実行する毎に、今回メモリ２ｅの値を前回
メモリ２ｒに、またカウンタ信号３ｂｃを今回メモリ２
しに格納する。次に、カウンタ値変化検出装置２１は、
今回メモリ２ｅと前回メモリ２ｆの内容を比較すること
によって、カウンタ値の変化を検出する。 ・次に、送信側の第１ＣＰＵシステムｌにおけるＨ／Ｗ
正常信号１ｄがオンし、かつカウンタ値変化検出装Ｗ２
１がカウンタ値の変化を検出すると、送信側のＣＰＵ正
常フラグ２ｈがオンとなり、これを条件として第１ Ｃ
ＰＵシステムｌから共通記憶装置３ｂに転送されて記憶
されているデータが読み出される。ここで、送信側のＣ
ＰＵ正常フラグ２ｈのオフは、送信側の第１ＣＰＵシス
テム１におけるＨ／Ｗ正常信号１ｄのオフが条件となる
。 即ち、第１ ＣＰＵシステム１のＨ／Ｗ異常及び電源を
“切り′”にした場合にＣＰＵ正常フラグ２ｈがオフさ
れることになる。また、復旧時においては、Ｈ／Ｗ正常
信号１ｄがすぐにオンするが、カウンタ信号３ｂｃは、
第１ ＣＰＵシステム１がプログラムを１スキヤンする
まで変化しない為に、前記手順によって過ったデータ（
旧データ）は読み出されない。 次に、カウンタ値変化検出［ｉ２ｉから出力される変化
検出信号は、パルスカット回路２Ｐにおいて、カウンタ
値変化検出信号に変換されて時限回路２ｔに供給される
。時限回路２Ｌは、人力される信号がオンされる毎に、
リセットされた後にスタートされるが、ある一定の時間
に渡って入力信号の供給が途絶えると、タイムアツプし
て出力がオン状態となる。そして、この時限回路２ｔの
出力信号は、異常処理選択回路２ｓに入力され、単にア
ラーム扱いされる場合と、ＣＰＵ正常フラグ２ｈのリセ
ット端子に入力される場合が選択される。これにより、
送信側の第１ＣＰＵシステム１に設けられている第１
ＣＰＵから発生されるＨ／Ｗ正常信号１ｄが落ちずに、
ソフトウェア的にホールド或いはインループ状態にある
場合が検出され、且つその場合に単にアラーム扱いにす
るか、ＣＰＵ正常フラグ２ｈを落とすかが、異常処理選
択回路２Ｓによって選択されることになる。 従って、このように構成された場合には、カウンタ値変
化検出信号を時限回路によって監視することから、送信
側のＣＰＵがホールド状態或いはインループ状態となっ
たことが容易に検出されることになる。 なお、上記実施例においては、説明を簡略化するために
、２台のＣＰＵによって構成されるマルチシステムに適
用した場合についてのみ示したが、３台以上ＣＰＵを使
用したマルチシステムにおいても、各ＣＰＵ毎に１個の
カウンタ出力機能及び他のＣＰＵのカウンタ値検出回路
１特限回路を設置することにより、上記実施例と全く同
様の効果を奏す。
以上のように、この発明によれば時限回路によって、カ
ウンタ値変化検出信号が所定時間以上に渡ってその供給
が途絶えたことを監視して、単にアラーム扱いにするか
、ＣＰＵ正常フラグを落とすかが、異常処理選択回路に
よって選択されることから、送信側のＣＰＵがＨ／Ｗ異
常にならないまでも、ホールド状態或いはインループ状
態になった事が容易に検出される効果をかある。
ウンタ値変化検出信号が所定時間以上に渡ってその供給
が途絶えたことを監視して、単にアラーム扱いにするか
、ＣＰＵ正常フラグを落とすかが、異常処理選択回路に
よって選択されることから、送信側のＣＰＵがＨ／Ｗ異
常にならないまでも、ホールド状態或いはインループ状
態になった事が容易に検出される効果をかある。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来のマルチＣＰｔＪシステムを示す構成図、第３図
は従来のコモンメモリアクセス方式を示すブロック図で
ある。 ■は第１ ＣＰＵシステム、２は第２ＣＰＵシステム、
２ｅは今回メモリ、２ｆは的回メモリ、２１はカウンタ
値変化検出装置、２ｐはパルスカット回路、２ｔは時限
回路、２ｓは異常処理選択回路、３ｂは共通記憶装置。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名）
は従来のマルチＣＰｔＪシステムを示す構成図、第３図
は従来のコモンメモリアクセス方式を示すブロック図で
ある。 ■は第１ ＣＰＵシステム、２は第２ＣＰＵシステム、
２ｅは今回メモリ、２ｆは的回メモリ、２１はカウンタ
値変化検出装置、２ｐはパルスカット回路、２ｔは時限
回路、２ｓは異常処理選択回路、３ｂは共通記憶装置。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名）
Claims (1)
- 複数のＣＰＵシステムが有機的に結合され、各ＣＰＵ
システム固有の記憶装置と各ＣＰＵシステムが共有する
共通記憶装置との間でアクセスが行われるマルチＣＰＵ
システムのコモンメモリアクセス方式において、前記各
ＣＰＵシステムは自己ＣＰＵがラン状態にあることを示
すカウンタ値を出力すると共にカウンタ値変化検出装置
を備え、他方の前記ＣＰＵシステムにおけるカウンタ出
力を前記共通記憶装置の特定メモリエリアに出力して格
納し、このメモリエリアに格納されているカウント値を
他方の前記ＣＰＵシステムがプログラムをスキャンする
毎に読み取ると共に、前回と今回のカウンタ値変化をカ
ウンタ値変化検出装置によって検出し、この検出結果に
より前記共通記憶装置から出力される信号を正常と判断
すると共に、時限回路によって前記カウンタ値変化検出
信号の供給が一定期間に渡って途絶えた時に前記共通記
憶装置からの信号に対してアラーム信号を出力すること
を特徴とするコモンメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282539A JPH02129754A (ja) | 1988-11-10 | 1988-11-10 | コモンメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282539A JPH02129754A (ja) | 1988-11-10 | 1988-11-10 | コモンメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02129754A true JPH02129754A (ja) | 1990-05-17 |
Family
ID=17653782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63282539A Pending JPH02129754A (ja) | 1988-11-10 | 1988-11-10 | コモンメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02129754A (ja) |
-
1988
- 1988-11-10 JP JP63282539A patent/JPH02129754A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01293450A (ja) | 障害装置特定システム | |
| US4945540A (en) | Gate circuit for bus signal lines | |
| JPH02129754A (ja) | コモンメモリアクセス方式 | |
| JP2508305B2 (ja) | 初期値決定装置 | |
| JPH01217666A (ja) | マルチプロセッサシステムの障害検出方式 | |
| JPH02281343A (ja) | Ｃｐｕ動作の監視方式 | |
| JP2998804B2 (ja) | マルチマイクロプロセッサシステム | |
| US6658501B1 (en) | Printer device having a function of preventing malfunctions owing to an abnormal signal leaking out from an external recording device | |
| JPS62102646A (ja) | 自己診断方式 | |
| JP4983806B2 (ja) | 二重化タイマを用いたシステム監視装置、および監視方法 | |
| JP2569892B2 (ja) | 切替制御監視回路 | |
| JP2706027B2 (ja) | プログラマブルコントローラ | |
| JPH0273451A (ja) | 制御装置 | |
| JP2606615B2 (ja) | コンピュータリセット制御回路およびコンピュータリセット制御方法 | |
| JPS61267810A (ja) | 停電検出判定回路 | |
| JPH0293970A (ja) | マルチプロセサシステム | |
| JPH10307601A (ja) | Ｃｐｕの出力制御回路 | |
| CA2168076A1 (en) | Power supply controller for magnetic disk apparatus | |
| JPH03204739A (ja) | マイクロコンピュータ | |
| JPH05250195A (ja) | 情報処理システムのヘルスチェック制御方式 | |
| EP0112672A2 (en) | System for processing machine check interruption | |
| JPH02278436A (ja) | マイクロプロセッサ診断回路 | |
| JPS63208949A (ja) | フエイルセ−フシステム | |
| JPH01279315A (ja) | ディジタル装置 | |
| JPS5942340B2 (ja) | 故障検出装置 |