JPS63208949A - フエイルセ−フシステム - Google Patents
フエイルセ−フシステムInfo
- Publication number
- JPS63208949A JPS63208949A JP62044291A JP4429187A JPS63208949A JP S63208949 A JPS63208949 A JP S63208949A JP 62044291 A JP62044291 A JP 62044291A JP 4429187 A JP4429187 A JP 4429187A JP S63208949 A JPS63208949 A JP S63208949A
- Authority
- JP
- Japan
- Prior art keywords
- output
- microcomputer
- level
- signal
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims description 3
- 230000005856 abnormality Effects 0.000 abstract description 12
- 230000002159 abnormal effect Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータを用いたフェイルセーフ
システムに関する。
システムに関する。
近年、マイクロコンピュータを用いた各種応用システム
は、゛ますます高度で豊富な機能を持つようになり、応
用システムに対する信頼性の要求も極めて強いものがあ
る。
は、゛ますます高度で豊富な機能を持つようになり、応
用システムに対する信頼性の要求も極めて強いものがあ
る。
このため応用システムにもいくつかの保護回路や監視回
路が設けられ、また回路を二重化するシステムの要求が
強くなっている。
路が設けられ、また回路を二重化するシステムの要求が
強くなっている。
最も基本的な二重化システムの従来の例を第５図を参照
して説明する。マイクロコンピュータ５０とマイクロコ
ンビ１−夕５１は同一のプログラムを同期して実行して
おり、それぞれ信号を出力している。マイクロコンピュ
ータ５０とマイクロコンピュータ５１から出力されてワ
イヤードオアされた信号はマイクロコンピュータ５２が
常にモニタしている。各マイクロコンピュータ５０゜５
１が出力しているデータは信号モニタライン５４および
信号モニタライン５５を経由してマイクロコンピュータ
５２に伝達されており、信号モニタライン５４．５５の
信号レベルと出力信号５６０レベルを常に比較を行なっ
ている。もし、マイクロコンピュータ５０またはマ、イ
クロコンピュータ５１の出力端子から出力されるデータ
に異常があったときはこれを検出して、マイクロコンピ
ュータ５０またはマイクロコンピュータ５１を出力信号
ライン５６から切り離して復帰をはかる。
して説明する。マイクロコンピュータ５０とマイクロコ
ンビ１−夕５１は同一のプログラムを同期して実行して
おり、それぞれ信号を出力している。マイクロコンピュ
ータ５０とマイクロコンピュータ５１から出力されてワ
イヤードオアされた信号はマイクロコンピュータ５２が
常にモニタしている。各マイクロコンピュータ５０゜５
１が出力しているデータは信号モニタライン５４および
信号モニタライン５５を経由してマイクロコンピュータ
５２に伝達されており、信号モニタライン５４．５５の
信号レベルと出力信号５６０レベルを常に比較を行なっ
ている。もし、マイクロコンピュータ５０またはマ、イ
クロコンピュータ５１の出力端子から出力されるデータ
に異常があったときはこれを検出して、マイクロコンピ
ュータ５０またはマイクロコンピュータ５１を出力信号
ライン５６から切り離して復帰をはかる。
上述した従来の方法は、外部機器を制御するマイクロコ
ンピュータとは別に、出力信号のレベルをモニタするマ
イクロコンピュータを必要とするため、コストが大きく
なり、経済性に問題があり、また、開発しなければなら
ないソフトウェアが２倍となり、バグの原因となりやす
いといった欠点があり、さらに、マイクロコンピュータ
間の配線が多くなっており、基板面積の増大、信頼性の
低下を招くという欠点がある。
ンピュータとは別に、出力信号のレベルをモニタするマ
イクロコンピュータを必要とするため、コストが大きく
なり、経済性に問題があり、また、開発しなければなら
ないソフトウェアが２倍となり、バグの原因となりやす
いといった欠点があり、さらに、マイクロコンピュータ
間の配線が多くなっており、基板面積の増大、信頼性の
低下を招くという欠点がある。
（問題点を解決するための手段）
本発明のフェイルセーフシステムは、出力保持手段に保
持したレベルを出力する出力端子と、前記出力保持手段
に保持されているレベルと出力端子レベルとを各々読み
込む手段と、前記出力保持手段に保持されているレベル
を更新し、前記出力保持手段に保持されているレベルと
、出力端子レベルとを前記読み込み手段を用いて所定回
数比較する命令を備えた１ないし複数のマイクロコンピ
ュータからなり、前記マイクロコンピュータが１つの場
合には同等の機能を有する複数の出力端子がワイヤード
オア接続され、前記マイクロコンピュータが複数の場合
には各マイクロコンピュータの出力端子がワイヤードオ
ア接続され、前記マイクロコンピュータが互いの出力端
子レベルを監視しながら出力する特徴を有している。
持したレベルを出力する出力端子と、前記出力保持手段
に保持されているレベルと出力端子レベルとを各々読み
込む手段と、前記出力保持手段に保持されているレベル
を更新し、前記出力保持手段に保持されているレベルと
、出力端子レベルとを前記読み込み手段を用いて所定回
数比較する命令を備えた１ないし複数のマイクロコンピ
ュータからなり、前記マイクロコンピュータが１つの場
合には同等の機能を有する複数の出力端子がワイヤード
オア接続され、前記マイクロコンピュータが複数の場合
には各マイクロコンピュータの出力端子がワイヤードオ
ア接続され、前記マイクロコンピュータが互いの出力端
子レベルを監視しながら出力する特徴を有している。
出力端子レベルを更新する際に必ず出力保持手段に保持
されるレベルと、出力端子のレベルとを比較し、出力レ
ベル異常を検出できる命令を有するマイクロコンピュー
タを用いたシステムを使用することで、出力信号のレベ
ルをモニタするマイクロコンピュータが不要になり、安
価に二重化システムを構成できる。
されるレベルと、出力端子のレベルとを比較し、出力レ
ベル異常を検出できる命令を有するマイクロコンピュー
タを用いたシステムを使用することで、出力信号のレベ
ルをモニタするマイクロコンピュータが不要になり、安
価に二重化システムを構成できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のフェイルセーフシステムの一実施例の
ブロック図である。マイクロコンピュータ３０とマイク
ロコンピュータ３１の出力端子はワイヤードオア接続さ
れ、出力信号３３として外部機器を制御する。マイクロ
コンピュータ３０゜３１の出力端子は各マイクロコンピ
ュータ３０゜３１がモニタできるので、出力信号を監視
するためのマイクロコンピュータは不要である。
ブロック図である。マイクロコンピュータ３０とマイク
ロコンピュータ３１の出力端子はワイヤードオア接続さ
れ、出力信号３３として外部機器を制御する。マイクロ
コンピュータ３０゜３１の出力端子は各マイクロコンピ
ュータ３０゜３１がモニタできるので、出力信号を監視
するためのマイクロコンピュータは不要である。
第２図はマイクロコンピュータ３０．３１のブロック図
である。マイクロコンピュータ３０゜３１は演算処理を
行なうＣＰＵ１０と、プログラムがあらかじめ格納され
たＲＯＭ１１．演算処理に必要なデータが一時的に格納
されるＲＡＭ１２と、バス１４により命令処理を実行す
る。ＣＰＵ１０は算術演算ユニット（以下、ＡＬＵとい
う）１００とテンポラリラッチ１０１を含む。ＣＰＬＪ
ｌｏは命令語をＲＯＭ１１から取り出し、前記命令語を
解釈して各種制御信号を発生し、命令処理を行なう。ｃ
ｐｕ ｉ ｏがボート１３にデータを出力する場合には
バス１４を経由してボート１３にデータを書込むと、出
力端子１３１，１３２゜１３３．１３ａからデータが出
力される。
である。マイクロコンピュータ３０゜３１は演算処理を
行なうＣＰＵ１０と、プログラムがあらかじめ格納され
たＲＯＭ１１．演算処理に必要なデータが一時的に格納
されるＲＡＭ１２と、バス１４により命令処理を実行す
る。ＣＰＵ１０は算術演算ユニット（以下、ＡＬＵとい
う）１００とテンポラリラッチ１０１を含む。ＣＰＬＪ
ｌｏは命令語をＲＯＭ１１から取り出し、前記命令語を
解釈して各種制御信号を発生し、命令処理を行なう。ｃ
ｐｕ ｉ ｏがボート１３にデータを出力する場合には
バス１４を経由してボート１３にデータを書込むと、出
力端子１３１，１３２゜１３３．１３ａからデータが出
力される。
第３図はボート１３のブロック図である。ボート１３は
４本の出力端子１．３＋ 、１３２，１３３゜１３４を
有しているが、各出力端子の機能は等しいので、ここで
は出力端子１３１に着目して説明する。ボート１３は、
ライト信号２６によりバス１４からデータを取り込む出
力ラッチ２２．出力バッファ２１．セレクト信号２５が
ハイレベルのとき出力端子１３１のレベルを出力し、ロ
ウレベルのとき出力ラッチ２２のレベルを出力するセレ
クタ２７．リード信＠２４がハイレベルのときセレクタ
２７の出力をバス１４へ出力するバッファ２３で構成さ
れている。
４本の出力端子１．３＋ 、１３２，１３３゜１３４を
有しているが、各出力端子の機能は等しいので、ここで
は出力端子１３１に着目して説明する。ボート１３は、
ライト信号２６によりバス１４からデータを取り込む出
力ラッチ２２．出力バッファ２１．セレクト信号２５が
ハイレベルのとき出力端子１３１のレベルを出力し、ロ
ウレベルのとき出力ラッチ２２のレベルを出力するセレ
クタ２７．リード信＠２４がハイレベルのときセレクタ
２７の出力をバス１４へ出力するバッファ２３で構成さ
れている。
ＣＰＵｌ０はボート１３にデータを出力する命令語を読
出すと以下の処理を行なう。
出すと以下の処理を行なう。
■ ライト信号２６をアクティブとし、出力ラッチ２２
にバス１４からデータを取り込む。
にバス１４からデータを取り込む。
■ セレクト信号２５をハイレベルとし、同時にリード
信号２４をハイレベルとすることで出力端子１３１のレ
ベルをバスバッファ２３を介してバス１４へ出力する。
信号２４をハイレベルとすることで出力端子１３１のレ
ベルをバスバッファ２３を介してバス１４へ出力する。
■ ＣＰＵ１０はバス１４へ出力された出力端子１３１
のレベルを演算時に使用するテンポラリラッチ１０１に
一担格納する。
のレベルを演算時に使用するテンポラリラッチ１０１に
一担格納する。
■ セレクト信号２５をロウレベルとし、同時にリード
信号２４をハイレベルとすることで出力ラッチ２２のレ
ベルをパスバッファ２３を介してバス１４へ出力する。
信号２４をハイレベルとすることで出力ラッチ２２のレ
ベルをパスバッファ２３を介してバス１４へ出力する。
■ ＣＰｔＪｌｏはＡＬＵｌｏｏを使用して、バス１４
に出力されている出力ラッチ２２のレベルと、テンポラ
リラッチ１０１に格納されている出力端子１３１のレベ
ルを比較する。
に出力されている出力ラッチ２２のレベルと、テンポラ
リラッチ１０１に格納されている出力端子１３１のレベ
ルを比較する。
■ ■■■■の手順を、信＠遷移状態での比較を行なっ
てしまうことによる不一致判定を防ぐため所定の回数く
り返す。
てしまうことによる不一致判定を防ぐため所定の回数く
り返す。
■ 所定回数比較動作後不一致を検出した場合は信号衝
突や素子破壊などによる信号レベル異常と判断し、所定
の番地に分岐し、異常対応処理を行なう。一致している
場合にはデータが正常に出力されたものとし、次の命令
を実行する。
突や素子破壊などによる信号レベル異常と判断し、所定
の番地に分岐し、異常対応処理を行なう。一致している
場合にはデータが正常に出力されたものとし、次の命令
を実行する。
次に、本実施例のフェイルセーフシステムにおける信号
レベル異常検出動作を述べる。
レベル異常検出動作を述べる。
マイクロコンピュータ３０とマイクロコンピュータ３１
の出力端子は互いに接続されているので信号レベル異常
は同時に検出され、−担システムを休止させる。次に信
号レベル異常の原因を見つけるため、まずマイクロコン
ピュータ３０の出力端子を出力信号３３から切り離し、
ボート１３にデータを出力する前記命令を双方のマイク
ロコンピュータ３０．３１で実行する。そのときマイク
ロコンピュータ３１において信号レベル異常が発生せず
、マイクロコンピュータ３０において異常が発生した場
合は、マイクロコンピュータ３０を切り離したままシス
テムを復帰させる。一方、マイクロコンピュータ３１に
おいて信号レベル異常が発生し、マイクロコンピュータ
３０において異常が発生しない場合は、マイクロコンピ
ュータ３０を接続し、逆にマイクロコンピュータ３１を
切り離してシステムを復帰させる。さらに双方のマイク
ロコンピュータ３０．３１がともに信号レベル異常のと
きはシステムダウンと判断し、全ての制御は停止させる
。
の出力端子は互いに接続されているので信号レベル異常
は同時に検出され、−担システムを休止させる。次に信
号レベル異常の原因を見つけるため、まずマイクロコン
ピュータ３０の出力端子を出力信号３３から切り離し、
ボート１３にデータを出力する前記命令を双方のマイク
ロコンピュータ３０．３１で実行する。そのときマイク
ロコンピュータ３１において信号レベル異常が発生せず
、マイクロコンピュータ３０において異常が発生した場
合は、マイクロコンピュータ３０を切り離したままシス
テムを復帰させる。一方、マイクロコンピュータ３１に
おいて信号レベル異常が発生し、マイクロコンピュータ
３０において異常が発生しない場合は、マイクロコンピ
ュータ３０を接続し、逆にマイクロコンピュータ３１を
切り離してシステムを復帰させる。さらに双方のマイク
ロコンピュータ３０．３１がともに信号レベル異常のと
きはシステムダウンと判断し、全ての制御は停止させる
。
前述の実施例では２つのマイクロコンピュータを用いた
例を示したが、出力端子に余裕がある場合には第４図に
示す１チツプ構成の７エイルセー７システムを構築する
ことができる。本実施例では２本の出力ビンに常に等し
いデータを出力するようにプログラムを作成する。信号
レベル異常が発生した場合は、どちらの出力端子が異常
かを出力信号４１から出力端子の一方を切り離して判断
し、異常な出力端子を切り離した状態でシステムを復帰
する。
例を示したが、出力端子に余裕がある場合には第４図に
示す１チツプ構成の７エイルセー７システムを構築する
ことができる。本実施例では２本の出力ビンに常に等し
いデータを出力するようにプログラムを作成する。信号
レベル異常が発生した場合は、どちらの出力端子が異常
かを出力信号４１から出力端子の一方を切り離して判断
し、異常な出力端子を切り離した状態でシステムを復帰
する。
なお、本実施例ではマイクロコンピュータを２つまでし
か使用しない例を示したが、さらに多くのマイクロコン
ピュータを用いても本発明は非常に有効である。
か使用しない例を示したが、さらに多くのマイクロコン
ピュータを用いても本発明は非常に有効である。
以上説明したように本発明は、出力端子レベルを更新す
る際に、信号レベル異常がないかを必ず検出する命゛令
を備えたマイクロコンピュータを用いることにより、チ
ップ数の少ない、またマイクロコンピュータ間の接続配
線の少ない安価な二重化システムを作成することができ
る。
る際に、信号レベル異常がないかを必ず検出する命゛令
を備えたマイクロコンピュータを用いることにより、チ
ップ数の少ない、またマイクロコンピュータ間の接続配
線の少ない安価な二重化システムを作成することができ
る。
第１図は本発明の７エイルセーフシステムの一実施例を
示す図、第２図はマイクロコンピュータ３０．３１のブ
ロック図、第３図は第１図におけるボート１３の詳細図
、第４図は本発明のフェイルセーフシステムの他の実施
例を示す図、第５図は従来例のフェイルセーフシステム
を示す図である。 １０・・・ＣＰＬＩ、 １１・・・ＲＯＭ。 １２・・・ＲＡＭ、 １３・・・ボート、１４
・・・バス、 １３＋ 、１３２，１３３，１３４・・・出力端子、２
１・・・出力バッフ？、２２・・・出力ラッチ、２３・
・・バスバッファ、２４・・・リード信号、２５・・・
セレクト信号、２６・・・ライト信号、２７・・・セレ
クタ、 ３０．３１．４０・・・マイクロコンピュータ、３３．
４１・・・出力信号。
示す図、第２図はマイクロコンピュータ３０．３１のブ
ロック図、第３図は第１図におけるボート１３の詳細図
、第４図は本発明のフェイルセーフシステムの他の実施
例を示す図、第５図は従来例のフェイルセーフシステム
を示す図である。 １０・・・ＣＰＬＩ、 １１・・・ＲＯＭ。 １２・・・ＲＡＭ、 １３・・・ボート、１４
・・・バス、 １３＋ 、１３２，１３３，１３４・・・出力端子、２
１・・・出力バッフ？、２２・・・出力ラッチ、２３・
・・バスバッファ、２４・・・リード信号、２５・・・
セレクト信号、２６・・・ライト信号、２７・・・セレ
クタ、 ３０．３１．４０・・・マイクロコンピュータ、３３．
４１・・・出力信号。
Claims (1)
- 出力保持手段に保持したレベルを出力する出力端子と、
前記出力保持手段に保持されているレベルと出力端子レ
ベルとを各々読み込む手段と、前記出力保持手段に保持
されているレベルを更新し、前記出力保持手段に保持さ
れているレベルと、出力端子レベルとを前記読み込み手
段を用いて所定回数比較する命令を備えた１ないし複数
のマイクロコンピュータからなり、前記マイクロコンピ
ュータが１つの場合には同等の機能を有する複数の出力
端子がワイヤードオア接続され、前記マイクロコンピュ
ータが複数の場合には各マイクロコンピュータの出力端
子がワイヤードオア接続され、前記マイクロコンピュー
タが互いの出力端子レベルを監視しながら出力すること
を特徴とするフェイルセーフシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044291A JPS63208949A (ja) | 1987-02-26 | 1987-02-26 | フエイルセ−フシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044291A JPS63208949A (ja) | 1987-02-26 | 1987-02-26 | フエイルセ−フシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63208949A true JPS63208949A (ja) | 1988-08-30 |
Family
ID=12687404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044291A Pending JPS63208949A (ja) | 1987-02-26 | 1987-02-26 | フエイルセ−フシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63208949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023171037A (ja) * | 2022-05-20 | 2023-12-01 | 株式会社オートネットワーク技術研究所 | 車載装置、プログラム及び情報処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154639A (en) * | 1979-05-18 | 1980-12-02 | Sanyo Electric Co Ltd | Control system for microcomputer |
-
1987
- 1987-02-26 JP JP62044291A patent/JPS63208949A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154639A (en) * | 1979-05-18 | 1980-12-02 | Sanyo Electric Co Ltd | Control system for microcomputer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023171037A (ja) * | 2022-05-20 | 2023-12-01 | 株式会社オートネットワーク技術研究所 | 車載装置、プログラム及び情報処理方法 |
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