JPH02129955A - 半導体チップの実装構造 - Google Patents
半導体チップの実装構造Info
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- JPH02129955A JPH02129955A JP63282815A JP28281588A JPH02129955A JP H02129955 A JPH02129955 A JP H02129955A JP 63282815 A JP63282815 A JP 63282815A JP 28281588 A JP28281588 A JP 28281588A JP H02129955 A JPH02129955 A JP H02129955A
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- semiconductor chip
- electrodes
- chip
- circuit board
- semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/80—Constructional details of image sensors
- H10F39/804—Containers or encapsulations
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体チップの回路基板上への実装構造に関
し、特に、半導体光センサや半導体Ｘ線センサ等のチッ
プを実装するのに適した構造に関する。
し、特に、半導体光センサや半導体Ｘ線センサ等のチッ
プを実装するのに適した構造に関する。
〈従来の技術〉
一般に、ＩＣチップ等の半導体チップを回路基板上に実
装する方法としては、チップをパッケージ内に収容して
装着する方法と、パッケージを用いずにペアチップのま
まで直接回路基板上に装着する方法があるが、実装の高
密度化の観点からはベアチップ実装の方が有利である。
装する方法としては、チップをパッケージ内に収容して
装着する方法と、パッケージを用いずにペアチップのま
まで直接回路基板上に装着する方法があるが、実装の高
密度化の観点からはベアチップ実装の方が有利である。
ペアチップの実装法としては、従来、ワイヤボンディン
グ法、ＴＡＢ （テープオートメイテッドボンディング
）法、フリップチップボンディング法等があり、高密度
実装化には特にフリップチップボンディング法が適して
いる。
グ法、ＴＡＢ （テープオートメイテッドボンディング
）法、フリップチップボンディング法等があり、高密度
実装化には特にフリップチップボンディング法が適して
いる。
〈発明が解決しようとする課題〉
ところで、最も高密度の実装が可能なフリップチップボ
ンディング法においても、例えば２個のＩＣチップを基
板上に実装して、これらのチップ相互間を電気的に接続
する必要のある場合、その接続のための配線を基板上に
設ける必要があって、その配線距離を短縮化するには限
界がある。例えば、第４図に示すように、２個のＩＣチ
ップ４１と４２を基板４３上にそれぞれフリップチップ
ボンディング法で装着し、ＩＣチップ４１の電極４１ａ
とＩＣチップ４２の電極３２ａとを相互に接続する場合
、基板４３上での配線距離は最低りだけか要となる。
ンディング法においても、例えば２個のＩＣチップを基
板上に実装して、これらのチップ相互間を電気的に接続
する必要のある場合、その接続のための配線を基板上に
設ける必要があって、その配線距離を短縮化するには限
界がある。例えば、第４図に示すように、２個のＩＣチ
ップ４１と４２を基板４３上にそれぞれフリップチップ
ボンディング法で装着し、ＩＣチップ４１の電極４１ａ
とＩＣチップ４２の電極３２ａとを相互に接続する場合
、基板４３上での配線距離は最低りだけか要となる。
この配線距離が長くなると、配線容量および抵抗の増大
、クロストークの増大、素子の負荷駆動能力の減少、処
理スピードの劣化、信号減衰、ノイズの増大等、様々な
弊害が発生して問題となる。
、クロストークの増大、素子の負荷駆動能力の減少、処
理スピードの劣化、信号減衰、ノイズの増大等、様々な
弊害が発生して問題となる。
このような問題を解決すべく、本出願人は既に、第５図
に示すような実装構造を捷案している（特願昭６２−１
１６４２７号）。すなわち、２個の半導体チップ５１と
５２を、互いの電極形成面を対向させ、対応する電極間
（５１ａと５２ｂ、５１ｂと５２ｃ。
に示すような実装構造を捷案している（特願昭６２−１
１６４２７号）。すなわち、２個の半導体チップ５１と
５２を、互いの電極形成面を対向させ、対応する電極間
（５１ａと５２ｂ、５１ｂと５２ｃ。
５１ｃと５２ｄ）を直接はんだ付により接続するととも
に、基板５３に孔５３ｃを穿ってこの孔５３ｃ内に一方
の半導体チップ５１を収容した状態で、他方の半導体チ
ップ５２の残余の電極５２ａ、５２ｅを基板５３上のパ
ッドに直接はんだ付けによって接続する構造である。
に、基板５３に孔５３ｃを穿ってこの孔５３ｃ内に一方
の半導体チップ５１を収容した状態で、他方の半導体チ
ップ５２の残余の電極５２ａ、５２ｅを基板５３上のパ
ッドに直接はんだ付けによって接続する構造である。
この構造により、チップ５１．５２間の各電極は、基板
５３上の配線を介することなく相互に直接接続されるこ
とになって、チップ間の配線距離は最小となるとともに
、一方のチップ５１が基板５３の孔５３ｃ内に嵌め込ま
れた状態でその上に他方のチップ５２が実装されるので
、その実装密度についても従来のフリップチップポンデ
ィング法により有利となる。
５３上の配線を介することなく相互に直接接続されるこ
とになって、チップ間の配線距離は最小となるとともに
、一方のチップ５１が基板５３の孔５３ｃ内に嵌め込ま
れた状態でその上に他方のチップ５２が実装されるので
、その実装密度についても従来のフリップチップポンデ
ィング法により有利となる。
しかし、このような構造を、例えば半導体光検出器等に
適用する場合、第５図におけるチップ５１をセンサチッ
プとし、チップ５２をそのＩＣアンプとすることになる
が、センサチップ５１の両側に入射する光を検出するこ
とができず、また、このような構造のものを多数個組み
合わせて、大面積のセンサとすることはできない。つま
り、１個のセンサチップ５１に形成できる素子数分の検
出器しか作れない。
適用する場合、第５図におけるチップ５１をセンサチッ
プとし、チップ５２をそのＩＣアンプとすることになる
が、センサチップ５１の両側に入射する光を検出するこ
とができず、また、このような構造のものを多数個組み
合わせて、大面積のセンサとすることはできない。つま
り、１個のセンサチップ５１に形成できる素子数分の検
出器しか作れない。
更に、ＩＣアンプであるチップ５２としては通常Ｓｔチ
フプが用いられ、その熱伝導性は悪い。
フプが用いられ、その熱伝導性は悪い。
一方、センサチップ５１としては各種の単体の半導体な
いしは化合物半導体が多用され、温度に対して極めて敏
感であり、第５図の構造ではその放熱に関して難点があ
る。
いしは化合物半導体が多用され、温度に対して極めて敏
感であり、第５図の構造ではその放熱に関して難点があ
る。
本発明はこのような点に鑑みてなされたもので、２個の
チップ間の配線距離が最小で、しかも、光検出器やＸ線
検出器への適用に際してその検出面の大面積化、および
放熱対策を容易に行なうことのできる実装構造の提供を
目的としている。
チップ間の配線距離が最小で、しかも、光検出器やＸ線
検出器への適用に際してその検出面の大面積化、および
放熱対策を容易に行なうことのできる実装構造の提供を
目的としている。
く課題を解決するための手段〉
上記の目的を達成するための構成を、実施例に対応する
第１図を参照しつつ説明すると、本発明は、回路基板３
の一端面近傍の表面に形成されたパッド３ａ、３ｂ、３
ｃ、３ｄに、第１の半導体チップ１の一表面に形成され
た電極群の一部ｌｅ。
第１図を参照しつつ説明すると、本発明は、回路基板３
の一端面近傍の表面に形成されたパッド３ａ、３ｂ、３
ｃ、３ｄに、第１の半導体チップ１の一表面に形成され
た電極群の一部ｌｅ。
ｆｆ、１ｇ、ｌｈが直接電気的および機械的に接続され
、かつ、この第１の半導体チップ１の残余の電極１ａ、
ｌｂ、１ｃ、ｌｄは回路基板３に対してその一端面より
も外方に突出し、その残余の電極１ａ、ｌｂ、ｌｃ、ｌ
ｄに、第２の半導体チップ２に形成された電極２ａ、２
ｂ、２ｃ、２ｄが直接電気的および機械的に接続されて
いることによって、特徴づけられる。
、かつ、この第１の半導体チップ１の残余の電極１ａ、
ｌｂ、１ｃ、ｌｄは回路基板３に対してその一端面より
も外方に突出し、その残余の電極１ａ、ｌｂ、ｌｃ、ｌ
ｄに、第２の半導体チップ２に形成された電極２ａ、２
ｂ、２ｃ、２ｄが直接電気的および機械的に接続されて
いることによって、特徴づけられる。
なお、本明細書において、直接電気的および機械的に接
続されている、とは、その接続によって電気的に導通し
、かつ、機械的に相互に固着される状態をいい、例えば
接続すべき電極間等を直接はんだ付けもしくは導電性接
着剤等により固着することをいう。
続されている、とは、その接続によって電気的に導通し
、かつ、機械的に相互に固着される状態をいい、例えば
接続すべき電極間等を直接はんだ付けもしくは導電性接
着剤等により固着することをいう。
く作用〉
第１と第２の半導体チップ１と２の対応する電極間１ａ
と２ａ、ｌｂと２ｂ、・・・等は基板３上の配線等を介
することなく、相互に直接接続され、チップ間配線距離
は最小となる。また、第２の半導体チップ２は回路基板
３の端面の側方に配設されるから、各部材Ｌ ２，３
間の配設位置の自由度が増え、例えば第２図に示すよう
に、必要に応じて冷却用パイプ１０等を設けて温度制御
を行ったり、あるいは第３図に示すように、積層組み合
わせによって検出面を大面積化する等の応用が容易とな
る。
と２ａ、ｌｂと２ｂ、・・・等は基板３上の配線等を介
することなく、相互に直接接続され、チップ間配線距離
は最小となる。また、第２の半導体チップ２は回路基板
３の端面の側方に配設されるから、各部材Ｌ ２，３
間の配設位置の自由度が増え、例えば第２図に示すよう
に、必要に応じて冷却用パイプ１０等を設けて温度制御
を行ったり、あるいは第３図に示すように、積層組み合
わせによって検出面を大面積化する等の応用が容易とな
る。
〈実施例〉
第１図は本発明実施例の側面図である。
この例において、第２の半導体チップ２は、０．４ｍｍ
ピッチで４×４の１６画素が形成された微小な半導体セ
ンサチップである。また、第１の半導体チップ１は、こ
のセンサチップ２の出力の信号処理を行なうためのＩＣ
チップで、トランジスタ等を集積してアンプ等を形成し
てなるＳｔチップである。
ピッチで４×４の１６画素が形成された微小な半導体セ
ンサチップである。また、第１の半導体チップ１は、こ
のセンサチップ２の出力の信号処理を行なうためのＩＣ
チップで、トランジスタ等を集積してアンプ等を形成し
てなるＳｔチップである。
更に、回路基板３は、第１の半導体チップ１と外部回路
との接続、あるいは第１の半導体チップ１を介して出力
される検出信号をＡ−Ｄ変換する等の更なる信号処理を
施すためのチップやＩＣが実装された基板である。
との接続、あるいは第１の半導体チップ１を介して出力
される検出信号をＡ−Ｄ変換する等の更なる信号処理を
施すためのチップやＩＣが実装された基板である。
さて、第１の半導体チップ１には、第２の半導体チップ
２と接続するための電極１ａ〜１ｄと、回路基板３に接
続するための電極１ｅ〜１ｈが、それぞれ同一面上の両
サイドにまとめられて形成されている。そして、電極ｉ
ａ、ｌｂ、ｌｃおよび１ｄには、第２の半導体アンプ２
に形成された電極’ｌａ、２ｂ、２ｃおよび２ｄが、そ
れぞれ直接はんだＳ・・・Ｓによって相互接続されてい
る。また、電極１ｅ、Ｉｆ、Ｉｇおよび１ｈには、回路
基板３の一端面に近接する表面上に形成されたパッド３
ａ、３ｂ、３ｃおよび３ｄに、同様にそれぞれ直接はん
だＳ・・・Ｓによって接続されている。
２と接続するための電極１ａ〜１ｄと、回路基板３に接
続するための電極１ｅ〜１ｈが、それぞれ同一面上の両
サイドにまとめられて形成されている。そして、電極ｉ
ａ、ｌｂ、ｌｃおよび１ｄには、第２の半導体アンプ２
に形成された電極’ｌａ、２ｂ、２ｃおよび２ｄが、そ
れぞれ直接はんだＳ・・・Ｓによって相互接続されてい
る。また、電極１ｅ、Ｉｆ、Ｉｇおよび１ｈには、回路
基板３の一端面に近接する表面上に形成されたパッド３
ａ、３ｂ、３ｃおよび３ｄに、同様にそれぞれ直接はん
だＳ・・・Ｓによって接続されている。
これによって第２の半導体チップ２は、第１の半導体チ
ップ１を介して回路基板３の側方に支持されることにな
る。
ップ１を介して回路基板３の側方に支持されることにな
る。
以上のような構造は、次の手順によって製造することが
できる。
できる。
まず、第１の半導体チップ１の各電極１ａ〜１ｈ上にそ
れぞれはんだバンプを形成した後、それぞれに第２の半
導体チップ２の各電極２ａ〜２ｄおよび回路基板３の各
パッド３ａ〜３ｄが当接するよう位置決めし、はんだを
リフローすることによって溶融・固化させる。
れぞれはんだバンプを形成した後、それぞれに第２の半
導体チップ２の各電極２ａ〜２ｄおよび回路基板３の各
パッド３ａ〜３ｄが当接するよう位置決めし、はんだを
リフローすることによって溶融・固化させる。
あるいは、電極１ａ〜１ｄ上に高融点はんだのバンプを
、電極１８〜１ｈには低融点のはんだのバンプをそれぞ
れ形成し、まず第２の半導体チップ２の各電極２ａ〜２
ｄを電極１ａ〜１ｄに位置決めして高温リフローで接続
し、次いで回路基板３の各パッド３ａ〜３ｄを電極１ｅ
〜１ｈに位置決めして低温リフローによって接続しても
よい。
、電極１８〜１ｈには低融点のはんだのバンプをそれぞ
れ形成し、まず第２の半導体チップ２の各電極２ａ〜２
ｄを電極１ａ〜１ｄに位置決めして高温リフローで接続
し、次いで回路基板３の各パッド３ａ〜３ｄを電極１ｅ
〜１ｈに位置決めして低温リフローによって接続しても
よい。
なお、各チップが軽量の場合には、はんだＳ・・・Ｓに
代えて導電性接着剤を使用することもできる。
代えて導電性接着剤を使用することもできる。
以上のような基本構造の本発明によると、以下に示すよ
うな応用が可能である。
うな応用が可能である。
第２図に示す例は、第１の半導体アンプ１の直上に、第
２の半導体アンプ２と回路基板３間に沿って伸びる直径
１ ｎ＋程度の冷却用パイプ４を配設し、熱伝導性の良
好な接着剤５で接着している。
２の半導体アンプ２と回路基板３間に沿って伸びる直径
１ ｎ＋程度の冷却用パイプ４を配設し、熱伝導性の良
好な接着剤５で接着している。
この冷却用パイプ４内に水等の冷媒を通すことにより、
熱源となるＳｉ集積回路が形成された第１の半導体チッ
プ１を有効に冷却し、半導体センサチップ２に対する温
度の影響を低減することができる。
熱源となるＳｉ集積回路が形成された第１の半導体チッ
プ１を有効に冷却し、半導体センサチップ２に対する温
度の影響を低減することができる。
第３図に示す例は、第１図の構造のものを多数組階段状
に積層することによって、光等の被検出線Ｒに対して複
数個のセンサチップ２・・・２の受光面が連続的に並ぶ
ようにしたもので、大面積の面センサ装置が得られる。
に積層することによって、光等の被検出線Ｒに対して複
数個のセンサチップ２・・・２の受光面が連続的に並ぶ
ようにしたもので、大面積の面センサ装置が得られる。
この例において、各回路基板３・・・３としてフィルム
状のフレキシブルプリント基板を用いると、積層厚さが
薄（なって、センサチップ２・・・２をほとんど平面状
に並べることもできる。
状のフレキシブルプリント基板を用いると、積層厚さが
薄（なって、センサチップ２・・・２をほとんど平面状
に並べることもできる。
〈発明の効果〉
以上説明したように、本発明によれば、２個の半導体チ
ップの電極間を直接はんだもしくは導電性接着材によっ
て接続し、かつ、一方の半導体チップの残りの電極を、
回路基板の一端面近傍の表面に形成されたパッドに直接
はんだもしくは導電性接着剤で接続したので、２個のチ
ップ間の配線距離が最小となり、配線容量がほとんどな
く、性能が向上するとともに、平面的な実装に比して高
密度実装が可能となる。
ップの電極間を直接はんだもしくは導電性接着材によっ
て接続し、かつ、一方の半導体チップの残りの電極を、
回路基板の一端面近傍の表面に形成されたパッドに直接
はんだもしくは導電性接着剤で接続したので、２個のチ
ップ間の配線距離が最小となり、配線容量がほとんどな
く、性能が向上するとともに、平面的な実装に比して高
密度実装が可能となる。
しかも、回路基板の一端面の側方に半導体チップが配設
されるから、半導体センサ等への応用に際して、多数個
の組み合わせによるセンサ面積の大面積化や、冷却パイ
プの配役による温度制御等が容易となり、センサとして
の機能や性能を向上させることができる。
されるから、半導体センサ等への応用に際して、多数個
の組み合わせによるセンサ面積の大面積化や、冷却パイ
プの配役による温度制御等が容易となり、センサとして
の機能や性能を向上させることができる。
また、センサチップ（第２の半導体チップ）にははんだ
バンブを形成せず、Ｓｉチップ（第１の半導体チップ）
側にのみはんだバンプを形成して相互接続が可能となる
ため、センサチップが化合物半導体の場合には、バンブ
形成に伴う汚染の危険がなくなる。すなわち、化合物半
導体は、はんだバンプを形成するためプロセス中のメツ
キ槽への浸漬時において、メツキ液と反応して性能劣化
をきたすことがあるが、このプロセスを省略できるわけ
である。
バンブを形成せず、Ｓｉチップ（第１の半導体チップ）
側にのみはんだバンプを形成して相互接続が可能となる
ため、センサチップが化合物半導体の場合には、バンブ
形成に伴う汚染の危険がなくなる。すなわち、化合物半
導体は、はんだバンプを形成するためプロセス中のメツ
キ槽への浸漬時において、メツキ液と反応して性能劣化
をきたすことがあるが、このプロセスを省略できるわけ
である。
第１図は本発明実施例の側面図、
第２図および第３図はそれぞれその応用例を示す側面図
、 第４図は従来のフリップチップボンディング法により実
装された２個の半導体チップの相互接続の説明図、 第５図は特願昭６２−１１６４２７号において提案され
ている実装構造の説明図である。 １・・・第１の半導体チップ １ａ〜１ｈ・・・電極 ２ａ〜２ｄ ３ａ〜３ｄ Ｓ・・・Ｓ
、 第４図は従来のフリップチップボンディング法により実
装された２個の半導体チップの相互接続の説明図、 第５図は特願昭６２−１１６４２７号において提案され
ている実装構造の説明図である。 １・・・第１の半導体チップ １ａ〜１ｈ・・・電極 ２ａ〜２ｄ ３ａ〜３ｄ Ｓ・・・Ｓ
Claims (1)
- 回路基板の一端面近傍の表面に形成されたパッドに、
第１の半導体チップの一表面に形成された電極群の一部
が直接電気的および機械的に接続され、かつ、この第１
の半導体チップの残余の電極は上記回路基板に対して上
記一端面よりも外方に突出し、その残余の電極に、第２
の半導体チップに形成された電極が直接電気的および機
械的に接続されてなる、半導体チップの実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282815A JP2560456B2 (ja) | 1988-11-09 | 1988-11-09 | 半導体チップの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282815A JP2560456B2 (ja) | 1988-11-09 | 1988-11-09 | 半導体チップの実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02129955A true JPH02129955A (ja) | 1990-05-18 |
| JP2560456B2 JP2560456B2 (ja) | 1996-12-04 |
Family
ID=17657445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63282815A Expired - Fee Related JP2560456B2 (ja) | 1988-11-09 | 1988-11-09 | 半導体チップの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560456B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568361A (en) * | 1992-03-17 | 1996-10-22 | Massachusetts Institute Of Technology | Three-dimensional electronic circuit of interconnected modules |
| US5691885A (en) * | 1992-03-17 | 1997-11-25 | Massachusetts Institute Of Technology | Three-dimensional interconnect having modules with vertical top and bottom connectors |
| JP2001308258A (ja) * | 2000-04-26 | 2001-11-02 | Sony Corp | 半導体パッケージ及びその製造方法 |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2010283245A (ja) * | 2009-06-08 | 2010-12-16 | Panasonic Corp | 半導体装置 |
-
1988
- 1988-11-09 JP JP63282815A patent/JP2560456B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568361A (en) * | 1992-03-17 | 1996-10-22 | Massachusetts Institute Of Technology | Three-dimensional electronic circuit of interconnected modules |
| US5691885A (en) * | 1992-03-17 | 1997-11-25 | Massachusetts Institute Of Technology | Three-dimensional interconnect having modules with vertical top and bottom connectors |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2001308258A (ja) * | 2000-04-26 | 2001-11-02 | Sony Corp | 半導体パッケージ及びその製造方法 |
| JP2010283245A (ja) * | 2009-06-08 | 2010-12-16 | Panasonic Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560456B2 (ja) | 1996-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |