JPH02130024A - カウンタラツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カウンタラッチのタイミング生成回路に関す
るものである。

〔従来の技術〕

第７図は、従来のカウンタラッチ回路を示す回路図であ
る。同図において、１はカウンタクロックＣＫが入力さ
れる入力端子、２，３はインバータ、４はカウンタラッ
チ信号ＬＴが入力される入力端子、５ａ、６はＤフリッ
プフロップ、７は同期式カウンタ、８はカウンタデータ
をラッチするラッチレジスタである。

同期式カウンタ７に付しである記号は端子名であり、Ｔ
はトリガ入力端子、ＣＱ、〜ＣＱ、はカウンタデータＱ
０〜Ｑ７を出力するデータ出力端子である。また、ラッ
チレジスタ８に付しである記号は端子名であり、Ｅはラ
ッチイネーブル信号が入力されるイネーブル入力端子、
ＬＤ０〜ＬＤ。

はラッチレジスタ８のデータ入力端子、Ｌ　Ｑ　ｏ〜Ｌ
Ｑ、はラッチレジスタ８の出力端子である。

９ａ〜９ｅはカウンタデータＱ０〜Ｑ７を出力するデー
タ出力端子、１０はＤフリップフロップ５ａ、６のリセ
ット信号Ｒ３が入力される入力端子である。

次に、このような構成のカウンタラッチ回路の動作につ
いて説明する。同期式カウンタ７は、カウンタクロック
ＧＫのロー・レベルからハイ・レベルへの立ち上がりに
より、カウンタデータが或るデータａから成るデータｂ
に１カウント進む。

カウンタラッチ命令が入らない時はラッチレジスタ８の
イネーブル入力端子Ｅはハイ・レベルとなっており、カ
ウンタデータがそのままデータ出力端子９ａ〜９ｅへ出
力される。カウンタラッチ命令はカウンタラッチ信号Ｌ
Ｔをロー・レベルからハイ・レベルへ立ち上げることに
より行なうが、カウンタラッチ命令が入ると、Ｄフリッ
プフロップ５ａの端子Ｑの出力信号ｆ！がハイ・レベル
となる。次に、カウンタクロックＣＫがハイ・レベルか
らロー・レベルに立ち下がると、インバータ２の出力信
号ｆ、がロー・レベルからハイ・レベルに立ち上がる。

すると、Ｄフリップフロップ６の端子ＱＣの出力信号ｆ
、がロー・レベルとなり、ラッチレジスタ８のイネーブ
ル入力端子Ｅはロー・レベルとなる。そして、その時の
カウンタデータをラッチし、Ｄフリップフロップ５ａ、
６がリセット入力Ｒ３によりリセットされるまでの間デ
ータを保持し、データ出力端子９ａ〜９ｅへ出力する。

〔発明が解決しようとする課題〕

従来のカウンタラッチ回路は以上のように構成されてい
るので、次のような問題があった。

第８図〜第１０図は、従来のカウンタラッチ回路の動作
をカウンタクロックＣＫとカウンタラッチ信号ＬＴの入
力タイミング別に場合分けして示したタイムチャートで
ある。第８図〜第１０図において、（ａ）はカウンタク
ロツタＣＫを示し、（ｂ）はカウンタラッチ信号ＬＴ、
（Ｃ）はカウンタデータ、（ｄ）はインバータ２の出力
信号ｆ　、　、（ｅｌはＤフリップフロップ５ａの端子
Ｑの出力信号ｆ　ｔ　、（ｆ）はＤフリップフロップ６
の端子ＱＣの出力信号ｆ３を示す。

第８図はカウンタクロックＧＫがロー・レベルの時にカ
ウンタラッチ信号ＬＴがロー・レベルからハイ・レベル
に立ち上がる場合の動作を示し、第９図はカウンタクロ
ックＣＫがロー・レベルからハイ・レベルに立ち上がっ
た直後すなわちカウンタの遷移期間でカウンタラッチ信
号ＬＴがロー・レベルからハイ・レベルに立ち上がる場
合の動作を示し、第１０図はカウンタクロックＣＫがハ
イ・レベルの時にカウンタラッチ信号ＬＴがロー・レベ
ルからハイ・レベルに立ち上がる場合の動作を示したも
のである。

第９図、第１０図の場合は、カウンタデータが成るデー
タａから成るデータｂに変化する時またはカウンタデー
タがｂの時にカウンタラッチ命令を出しくカウンタラッ
チ信号ＬＴをロー・レベルからハイ・レベルへ立ち上げ
）、ｂのカウンタデータをラッチするので、問題はない
が、第８図の場合はカウンタデータがａの時にカウンタ
ラッチ命令を出しているにもかかわらず、変化後のカウ
ンタデータｂをラッチするといった問題がある。

このため、従来のカウンタラッチ回路は、２分の１の確
率で、カウンタラッチ命令が入力された時のカウンタデ
ータでな（，１つカウントが進んだカウンタデータをラ
ッチしてしまうという問題があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、カウンタの遷移期間をラッチす
ることなく、カウンタラッチ命令が入力された時にカウ
ンタデータをラッチすることができるカウンタラッチ回
路を得ることにある。

〔課題を解決するための手段〕

このような課題を解決するために本発明によるカウンタ
ラッチ回路は、カウンタラッチ命令を受けるＤフリップ
フロップと、このＤフリップフロップの出力信号および
カウンタクロックの反転信号を入力信号とする２入力ナ
ンドゲートと、Ｄフリップフロップと２入力ナンドゲー
トの出力信号を受はラッチ信号を生成するＳＲラッチと
を設けるようにしたものである。

〔作用〕

本発明によるカウンタラッチ回路は、Ｄフリップフロッ
プによりカウンタラッチ命令を受けた時にカウンタクロ
ックがロー・レベルであれば、すぐにカウンタラッチを
実行し、カウンタクロックがハイ・レベルであれば、そ
の後カウンタクロックがロー・レベルとなった時にカウ
ンタラッチを実行する。

〔実施例〕

第１図は、本発明によるカウンタラッチ回路の一実施例
を示す回路図である。同図において、１〜４．５ａ、７
，８．９ａ〜９ｅ、１０は第７図の従来回路で示したも
のと同じものであり、１１はＳＲラッチ、１２は２入力
ナンドゲートであり、Ｄフリップフロップ５ａ、ＳＲク
ラッチ１．２入力ナンドゲート１２はカウンタラッチの
タイミング生成回路を構成する。

次に、このように構成されたカウンタラッチ回路の動作
について第２図〜第４図を用いて説明する。同期式カウ
ンタ７およびラッチレジスタ８は従来回路と同様の動作
を行なう。カウンタラッチ命令が入ると、すなわちカウ
ンタラッチ信号ＬＴがロー・レベルからハイ・レベルへ
立ち上がると、Ｄフリップフロップ５ａの端子Ｑの出力
信号ｆｔがハイ・レベルとなる（第２図〜第４図の（ｂ
）、　（ｅ）参照）。この時、カウンタクロ７りＣＫが
ロー・レベルであれば（第２図（ａ）参照）、第２図（
ｄ）に示すインバータ出力信号ｆ１はハイ・レベルとな
るので、すぐに２入力ナンドゲート１２の出力信号がロ
ー・レベルとなり、ＳＲクラッチ１にセットをかける。

すると、ＳＲクラッチ１の端子ＱＣの出力信号ｆ、（第
２図（ｆ））がロー・レベルとなり、第２図（Ｃ）のカ
ウンタデータａのカウンタラッチを実行する。

また、Ｄフリップフロップ５ａの端子Ｑの出力信号ｆｔ
がハイ・レベルとなった時にカウンタクロックＣＫがハ
イ・レベルであれば（第３図、第４図の（ａｌ、　（ｅ
）参照）、その後カウンタクロックＣＫがロー・レベル
となった時すなわち第３図、第４図の（ｄ）に示す信号
ｆ、がハイ・レベルとなった時に２入力ナンドゲート１
２の出力信号がロー・レベルとなり、ＳＲクラッチ１に
セットをかけ、その端子ＱＣの出力信号ｆｓ　　（第３
図、第４図の（ｆ）参照）をロー・レベルとし、第３図
、第４図の（Ｃ）に示すカウンタデータｂのカウンタラ
ッチを実行する。この第２図の場合、従来技術では、カ
ウンタデータｂをラッチしていたが、本実施例によると
カウンタデータａをラッチすることが可能となる。

カウンタクロックＣＫのロー・レベルからハイ・レベル
への立ち上がりにより動作する同期式カウンタ７におい
ては、そのカウンタデータが成るデータａから成るデー
タｂに変化するまでの遷移期間は、カウンタクロックＣ
Ｋがロー・レベルからハイ・レベルに変化した直後に存
在しているので、カウンタクロックＣＫがハイ・レベル
の間はカウンタラッチ命令が入力されても直ぐにカウン
タラッチを実行せず、カウンタクロック、ＣＫがロー・
レベルになるのを待ってラッチを実行するように制御す
れば、カウンタ７の遷移期間をラッチしてしまうことは
ない。第３図、第４図の場合は従来技術と同様のタイミ
ングでカウンタデータｂをラッチする。

カウンタラッチを実行した後は、従来技術と同様に、リ
セット信号Ｒ３によりＤフリップフロップ５ａがリセッ
トされるまで、ＳＲクラッチ１の端子ＱＣの出力信号ｆ
、はロー・レベルを保ち、ラッチレジスタ８のデータを
保持するように制御している。ここでリセット信号Ｒ３
は、例えばラッチデータを読み終えた後にラッチを解除
するといった動作を行なう際に使用するものである。

なお、上記実施例では、カウンタラッチのタイミング制
御回路にてＤフリップフロップ５ａの端子りをハイ・レ
ベルに固定して使用したが、第５図に示すように端子り
にカウンタラッチ信号ＬＴのコントロール信号Ｃを入力
して使用してもよく、また、第６図に示すようにＤフリ
ップフロップ５ａをＪ−にフリップフロップ５ｂに置き
換えて、カウンタラッチ信号ＬＴの入力コントロールや
リセット条件のコントロールを端子Ｊや端子Ｋにコント
ロール信号ｄやｅを入力して行なってもよい。

また、上記実施例では、入力カウンタクロックＣＫのロ
ー・レベルからハイ・レベルへの立ち上がりで動作する
同期式カウンタ７のラッチについて説明したが、カウン
タクロックＣＫのハイ・レベルからロー・レベルへの立
ち下がりにより動作する同期式カウンタのラッチであっ
ても、ナントゲート１２の入力信号ｆ、をカウンタクロ
ックＣにの反転信号ではなく、カウンタクロツタＣＫそ
のままの信号とすれば、上記実施例と同様の効果を奏す
る。

さらに、非同期式カウンタのラッチであっても、カウン
タクロックＧＫのハイ・レベルである期間が非同期式カ
ウンタの遷移期間以上、すなわちカウンタクロックＧＫ
がロー・レベルからハイ・レベルに立ち上がってからカ
ウンタの出力データＱ。〜Ｑ、のうち最も遅く変化する
信号が確定するまでの期間以上あれば、上記実施例と同
様の効果を奏する。

ラッチレジスタ８についてもレベルセンスのものについ
て説明したが、エツジセンスのラッチレジスタであって
も、上記実施例と同様の効果を奏する。

〔発明の効果〕

以上説明したように本発明は、カウンタラッチ回路をＤ
フリップフロップとナントゲートとＳＲラッチによって
構成したことにより、Ｄフリップフロップによりカウン
タラッチ命令を受けた時にカウンタクロツタがロー・レ
ベルであれば、すぐにカウンタラッチを実行し、カウン
タクロックがハイ・レベルであれば、その後カウンタク
ロツタがロー・レベルとなった時にカウンタラッチを実
行するようにできるので、同期カウンタのカウンタデー
タの遷移期間をラッチすることなく、カウンタラッチ命
令が入力された時のカウンタデータをラッチすることが
可能なカウンタラッチ回路を得ることができる効果があ
る。

【図面の簡単な説明】

第１図は本発明によるカウンタラッチ回路の一実施例を
示す回路図、第２図〜第４図は第１図の回路の動作を場
合分けして示すタイムチャート、第５図、第６図は本発
明の他の実施例を示す回路図、第７図は従来のカウンタ
ラッチ回路を示す回路図、第８図〜第１０図は第７図の
回路の動作を場合分けして示すタイムチャートである。 １．４．１０・・・入力端子、２．３・・・インバータ
、５ａ・・・Ｄフリップフロップ、７・・・同期式カウ
ンタ、８・・・ラッチレジスタ、９ａ〜９ｅ・・・デー
タ出力端子、１１・・・ＳＲラッチ、１２・・・ナント
ゲート。

Claims (1)

【特許請求の範囲】
1. 同期式カウンタの出力データをラッチするカウンタラッ
   チ回路において、カウンタラッチ命令を受けるＤフリッ
   プフロップと、このＤフリップフロップの出力信号およ
   びカウンタクロックの反転信号を入力信号とする２入力
   ナンドゲートと、この２入力ナンドゲートと前記Ｄフリ
   ップフロップの出力信号を受けラッチ信号を生成するＳ
   Ｒラッチとを備えたカウンタラッチ回路。