JPH0810978Y2 - ステータス信号読込み回路 - Google Patents
ステータス信号読込み回路Info
- Publication number
- JPH0810978Y2 JPH0810978Y2 JP12731190U JP12731190U JPH0810978Y2 JP H0810978 Y2 JPH0810978 Y2 JP H0810978Y2 JP 12731190 U JP12731190 U JP 12731190U JP 12731190 U JP12731190 U JP 12731190U JP H0810978 Y2 JPH0810978 Y2 JP H0810978Y2
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- Japan
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- gate
- filter
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、シーケンサの入力回路等に利用されるステ
ータス信号読込み回路に関し、更に詳しくは、接点信号
のようなステータス信号を認識するための回路であっ
て、短時間に変化するようなステータス信号をも認識で
きるようにしたステータス信号読込み回路に関する。
ータス信号読込み回路に関し、更に詳しくは、接点信号
のようなステータス信号を認識するための回路であっ
て、短時間に変化するようなステータス信号をも認識で
きるようにしたステータス信号読込み回路に関する。
〈従来の技術〉 第３図は、従来のこの種のステータス信号読込み回路
の一例を示すブロック図である。図において、１は読込
むステータス信号INを入力し、この中に含まれる単発的
なパルスを除去するフィルタ、２はこのフィルタ１から
の信号を一定のスキャン周期で印加される読込み信号RE
ADで取り込むためのゲートである。
の一例を示すブロック図である。図において、１は読込
むステータス信号INを入力し、この中に含まれる単発的
なパルスを除去するフィルタ、２はこのフィルタ１から
の信号を一定のスキャン周期で印加される読込み信号RE
ADで取り込むためのゲートである。
フィルタ１はフリップフロップ11〜13とゲート14,15
で構成されていて、ステータス信号に該当しないような
単発のパルスを除去するようになっている。
で構成されていて、ステータス信号に該当しないような
単発のパルスを除去するようになっている。
第４図は、その動作を示すタイムチャートである。
（ｂ）はフリップフロップ11のＤ端子に印加される単発
のパルスを含むステータス信号INを示し、（ｄ）は各フ
リップフロップ11,12に印加されるクロックパルスCPを
示している。ゲート14は各フリップフロップ11,12から
のＱ出力の論理を取り、その出力によりフリップフロッ
プ13をセットする。また、ゲート15は各フリップフロッ
プ11,12からの〈Ｑ〉出力（〈 〉の符号は反転出力を
示す）IN′の論理を取り、その出力によりフリップフロ
ップ13をリセットする。
（ｂ）はフリップフロップ11のＤ端子に印加される単発
のパルスを含むステータス信号INを示し、（ｄ）は各フ
リップフロップ11,12に印加されるクロックパルスCPを
示している。ゲート14は各フリップフロップ11,12から
のＱ出力の論理を取り、その出力によりフリップフロッ
プ13をセットする。また、ゲート15は各フリップフロッ
プ11,12からの〈Ｑ〉出力（〈 〉の符号は反転出力を
示す）IN′の論理を取り、その出力によりフリップフロ
ップ13をリセットする。
これにより、（ｃ）に示すように短い幅の単発パルス
を除去して、これをゲート２に出力する。ゲート２は
（ａ）に示すように一定のスキャン周期で印加される読
込み信号READにより、（ｅ）に示すようなステータス信
号OUTを読込むようにしている。
を除去して、これをゲート２に出力する。ゲート２は
（ａ）に示すように一定のスキャン周期で印加される読
込み信号READにより、（ｅ）に示すようなステータス信
号OUTを読込むようにしている。
〈考案が解決しようとする課題〉 このように構成される従来の回路によれば、第２図
（ｃ）のに示すような読込み信号READのスキャン周期
Ｔより小さい時間幅のステータス信号は、（ｅ）のの
部分に示すように消滅してステータスの変化を認識でき
ないという課題がある。
（ｃ）のに示すような読込み信号READのスキャン周期
Ｔより小さい時間幅のステータス信号は、（ｅ）のの
部分に示すように消滅してステータスの変化を認識でき
ないという課題がある。
スキャン周期Ｔより小さい時間幅のステータス信号を
認識できないということは、近年、生産性の向上のため
のきめ細かな制御が生産ラインの主コントローラである
シーケンサに求められ、プログラムステップ数，スキャ
ン周期が増大する傾向にあり、また、センサ（接点）か
らの信号のステータスの時間幅（パルス幅）が短くなる
傾向にある点を考慮すると大きな問題となる。
認識できないということは、近年、生産性の向上のため
のきめ細かな制御が生産ラインの主コントローラである
シーケンサに求められ、プログラムステップ数，スキャ
ン周期が増大する傾向にあり、また、センサ（接点）か
らの信号のステータスの時間幅（パルス幅）が短くなる
傾向にある点を考慮すると大きな問題となる。
本考案は、この様な点に鑑みてなされたもので、読込
み信号のスキャン周期の間に完了する「1,0,1」のよう
なこれまで認識することのできなかった短い時間幅のス
テータス信号を確実に認識できるステータス信号読込み
回路を提供することを目的とする。
み信号のスキャン周期の間に完了する「1,0,1」のよう
なこれまで認識することのできなかった短い時間幅のス
テータス信号を確実に認識できるステータス信号読込み
回路を提供することを目的とする。
〈課題を解決するための手段〉 この様な目的を達成する本考案は、 入力信号の中に含まれる単発パルスを除去するフィル
タと、このフィルタからの信号を、所定のスキャン周期
で印加される読込み信号により読込むゲートとを備えた
ステータス信号読込み回路において、 前記フィルタからの信号を入力とし、その立ち上がり
または立ち下りをラッチするラッチ手段と、 前記スキャン周期で印加される読込み信号を入力し、
当該読込み信号に遅れたタイミングで同期するリセット
信号を前記ラッチ手段のリセット端子に出力するリセッ
ト信号出力手段と、 フィルタの出力と前記ラッチ手段からの出力とを入力
しその出力を前記ゲートに印加させるオアゲートと を設けて構成される。
タと、このフィルタからの信号を、所定のスキャン周期
で印加される読込み信号により読込むゲートとを備えた
ステータス信号読込み回路において、 前記フィルタからの信号を入力とし、その立ち上がり
または立ち下りをラッチするラッチ手段と、 前記スキャン周期で印加される読込み信号を入力し、
当該読込み信号に遅れたタイミングで同期するリセット
信号を前記ラッチ手段のリセット端子に出力するリセッ
ト信号出力手段と、 フィルタの出力と前記ラッチ手段からの出力とを入力
しその出力を前記ゲートに印加させるオアゲートと を設けて構成される。
〈作用〉 ラッチ手段は、スキャン周期の間にフィルタから出力
される信号のステータスが立ち上がりまたは立ち下りに
変化したらそれをラッチし、これをスキャン周期の間保
持する。
される信号のステータスが立ち上がりまたは立ち下りに
変化したらそれをラッチし、これをスキャン周期の間保
持する。
オアケートはラッチ手段とフィルタからの信号の両方
のオアを取り、最終段のゲートはオアゲートの出力を読
込み信号により出力する。
のオアを取り、最終段のゲートはオアゲートの出力を読
込み信号により出力する。
〈実施例〉 以下図面を用いて、本考案の実施例を詳細に説明す
る。
る。
第１図は、本考案の一実施例を示す構成ブロック図で
ある。図において、第３図の回路と同じものには同一の
符号を付してその説明を省略する。
ある。図において、第３図の回路と同じものには同一の
符号を付してその説明を省略する。
図において、３はフィルタ１からの信号IN1を入力
し、その立ち上がりまたは立ち下りをラッチするラッチ
手段で、フリップフロップが用いられていて、フィルタ
１からの信号がクロック端子に印加されている。４はス
キャン周期で印加される読込み信号READを入力し、その
読込み信号の立ち下りのタイミングで同期するリセット
信号〈RESET〉を出力するリセット信号出力手段で、こ
こで作られるリセット信号はラッチ手段３のリセット端
子に印加されている。５はフィルタ１の出力IN1とラッ
チ手段３からの出力OUT1とを入力し、その出力をゲート
２に印加させるオアゲートである。
し、その立ち上がりまたは立ち下りをラッチするラッチ
手段で、フリップフロップが用いられていて、フィルタ
１からの信号がクロック端子に印加されている。４はス
キャン周期で印加される読込み信号READを入力し、その
読込み信号の立ち下りのタイミングで同期するリセット
信号〈RESET〉を出力するリセット信号出力手段で、こ
こで作られるリセット信号はラッチ手段３のリセット端
子に印加されている。５はフィルタ１の出力IN1とラッ
チ手段３からの出力OUT1とを入力し、その出力をゲート
２に印加させるオアゲートである。
このように構成した回路の動作を説明すれば、以下の
通りである。
通りである。
第２図は、この回路の動作を示すタイムチャートであ
る。フィルタ１に印加された（ｂ）に示す入力信号IN
は、単発パルスが除去されその出力端（フリップフロッ
プ13のＱ出力）から、（ｃ）に示すようなステータス信
号IN1が出力される。この動作は、第３図のものと同様
である。
る。フィルタ１に印加された（ｂ）に示す入力信号IN
は、単発パルスが除去されその出力端（フリップフロッ
プ13のＱ出力）から、（ｃ）に示すようなステータス信
号IN1が出力される。この動作は、第３図のものと同様
である。
ラッチ手段（フリップフロップ）３は、このステータ
ス信号IN1を入力し、に示す立上がりを（ｅ）に示す
ようにラッチする。
ス信号IN1を入力し、に示す立上がりを（ｅ）に示す
ようにラッチする。
リセット信号出力手段４は、（ａ）に示すように一定
スキャン周期Ｔで到来する読込み信号READを入力し、そ
の立ち下りで一定時間ローレベルになるリセット信号
〈RESET〉を、（ｇ）に示すように出力する。そしてこ
のリセット信号〈RESET〉をラッチ手段３のリセット端
子〈Ｒ〉に印加する。ラッチ手段３に保持されていた情
報は、このリセット信号を受けてリセットされる。すな
わちこのリセット動作は、ゲート２に読込み信号READが
印加され、読込みが終了した直後に行われる。
スキャン周期Ｔで到来する読込み信号READを入力し、そ
の立ち下りで一定時間ローレベルになるリセット信号
〈RESET〉を、（ｇ）に示すように出力する。そしてこ
のリセット信号〈RESET〉をラッチ手段３のリセット端
子〈Ｒ〉に印加する。ラッチ手段３に保持されていた情
報は、このリセット信号を受けてリセットされる。すな
わちこのリセット動作は、ゲート２に読込み信号READが
印加され、読込みが終了した直後に行われる。
オアゲート５はラッチ手段３の出力OUT1とフィルタ１
からのステータス信号IN1の両方のオアを取り、最終段
のゲート２に出力する。ゲート２はオアゲート５の出力
を読込み信号READにより出力する。すなわち、ゲート２
に読込み信号READが印加されると、スキャン周期Ｔの間
に、（ｃ）のに示すように立上がりがあれば、ラッチ
手段３の〈Ｑ〉出力が（ｆ）のに示すように、オアゲ
ート５およびゲート２を介して出力される。また（ｃ）
のに示すステータス信号についても同様に、読込み信
号が印加された時点でオアゲート５およびゲート２を介
して出力される。
からのステータス信号IN1の両方のオアを取り、最終段
のゲート２に出力する。ゲート２はオアゲート５の出力
を読込み信号READにより出力する。すなわち、ゲート２
に読込み信号READが印加されると、スキャン周期Ｔの間
に、（ｃ）のに示すように立上がりがあれば、ラッチ
手段３の〈Ｑ〉出力が（ｆ）のに示すように、オアゲ
ート５およびゲート２を介して出力される。また（ｃ）
のに示すステータス信号についても同様に、読込み信
号が印加された時点でオアゲート５およびゲート２を介
して出力される。
〈考案の効果〉 以上詳細に説明したように、本考案は、ラッチ手段が
読込みのスキャン周期の間に生じたステータス変化を保
持するように構成したもので、従来回路では認識するこ
とのできなかった時間幅の短いインパルス状のステータ
ス信号についても認識して読込むことができる。従って
本考案によれば、パルス幅が短いセンサ信号についても
対応可能なステータス信号読込み回路が提供できる。
読込みのスキャン周期の間に生じたステータス変化を保
持するように構成したもので、従来回路では認識するこ
とのできなかった時間幅の短いインパルス状のステータ
ス信号についても認識して読込むことができる。従って
本考案によれば、パルス幅が短いセンサ信号についても
対応可能なステータス信号読込み回路が提供できる。
第１図は本考案の一実施例を示す構成ブロック図、 第２図は第１図回路の動作を示すタイムチャート、 第３図は従来回路の一例を示すブロック図、 第４図はその動作を示すタイムチャートである。 １……フィルタ ２……ゲート ３……ラッチ手段 ４……リセット信号出力手段 ５……オアゲート
Claims (1)
- 【請求項１】入力信号の中に含まれる単発パルスを除去
するフィルタ（１）と、このフィルタからの信号を所定
のスキャン周期で印加される読込み信号により読込むた
めのゲート（２）とを備えたステータス信号読込み回路
において、 前記フィルタ（１）からの信号を入力し、その立ち上が
りまたは立ち下りをラッチするラッチ手段（３）と、 前記スキャン周期で印加される読込み信号を入力し、当
該読込み信号に遅れたタイミングで同期するリセット信
号を前記ラッチ手段（３）のリセット端子に出力するリ
セット信号出力手段（４）と、 フィルタの出力と前記ラッチ手段からの出力とを入力し
その出力を前記ゲート（２）に印加させるオアゲート
（５）と を設けたことを特徴とするステータス信号読込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12731190U JPH0810978Y2 (ja) | 1990-11-29 | 1990-11-29 | ステータス信号読込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12731190U JPH0810978Y2 (ja) | 1990-11-29 | 1990-11-29 | ステータス信号読込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0485924U JPH0485924U (ja) | 1992-07-27 |
| JPH0810978Y2 true JPH0810978Y2 (ja) | 1996-03-29 |
Family
ID=31874812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12731190U Expired - Lifetime JPH0810978Y2 (ja) | 1990-11-29 | 1990-11-29 | ステータス信号読込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810978Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180041319A (ko) * | 2016-10-14 | 2018-04-24 | 엘에스산전 주식회사 | 펄스 신호 인식 장치 |
-
1990
- 1990-11-29 JP JP12731190U patent/JPH0810978Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0485924U (ja) | 1992-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |