JPH06197010A - 出力ラッチ機能付カウンタ - Google Patents

Abstract

(57)【要約】 【目的】 システムクロックとは非同期のカウンタクロ
ックを入力して計数する出力ラッチ機能付カウンタにお
いて、カウンタクロックに対しシステムクロックがどの
ようなタイミングで発生しても常に正しい計数値がラッ
チされる機能を備える。 【構成】 計数値をラッチしようとする所定の第１のタ
イミングから遡るシステムクロックの半周期の間にカウ
ンタが計数を行なうためのカウンタクロックの立ち上が
りもしくは立ち下がりが存在するか否かを判定し、存在
していないときはその第１のタイミングで計数値をラッ
チし、存在していたときはその第１のタイミングではラ
ッチせず、その第１のタイミングよりもシステムクロッ
クの半周期分だけ遅れた第２のタイミングでラッチす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力されたカウンタク
ロックのパルス数を計数し、外部から入力される所定の
制御信号に応じてその時点の計数値をラッチして出力す
るとともにカウンタクロックの計数はその後も引き続き
行なうタイプの出力ラッチ機能付カウンタに関する。

【０００２】

【従来の技術】図５は、従来の出力ラッチ機能付カウン
タの一例を示した概略構成図である。この出力ラッチ機
能付カウンタ１０は、例えばコンピュータのＣＰＵ（中
央処理装置）の周辺部品として使用されるものであっ
て、この出力ラッチ機能付カウンタやＣＰＵ等に使用さ
れるシステムクロックに同期した動作を行なうものであ
る。

【０００３】先ず初期値レジスタ１１にＣＰＵ（図示せ
ず）から初期値が書き込まれ、この初期値がカウンタ１
２にロードされる。その後システムクロックとは非同期
のカウンタクロックがカウンタ１２に入力され、この例
ではそのカウンタクロックの各立ち下がりのタイミング
でカウンタ１２の計数値が更新される。またこの出力ラ
ッチ機能付カウンタ１０には、カウンタ１２の計数値を
保持するラッチ１３が備えられており、このラッチ１３
には、システムクロックに同期した所定のラッチ信号の
立ち上がりの時点のカウンタ１２の計数値が保持され
る。このラッチ１３に保持された計数値はＣＰＵにより
読み取られる。ラッチ１３に計数値が保持されている間
においても、カウンタ１２はカウンタクロックの計数を
続けている。

【０００４】カウンタを複数備え、各カウンタにそれぞ
れ独立に各カウンタクロックを入力した場合において、
これらのカウンタにもしラッチ機能がない場合、複数の
カウンタの各計数値をＣＰＵで読み取るには、各カウン
タを順番にアクセスしてその各計数値を順番に読み取る
ことになり、複数のカウンタの、所定の同時刻における
計数値を知ることはできない。これに対し上記の出力ラ
ッチ機能付カウンタ１０は、ラッチ機能が付加されてい
るため、これら複数のラッチ機能付カウンタに同一のラ
ッチ信号を入力して所定の同時刻における計数値を一旦
ラッチさせ、その後このラッチされた計数値を順次読み
取ることにより、同時刻における計数値を知ることがで
きることとなる。また上記のような出力ラッチ機能付カ
ウンタ１つだけの計数値を知ればよい場合であっても、
例えば上記出力ラッチ機能付カウンタが１６ビットのカ
ウンタシステムであり、一方これに接続されるＣＰＵが
８ビット仕様のものである場合、計数値の上位バイト，
下位バイトを順次読み取る必要があり、したがってこの
場合もラッチ機能を用いることによって始めて正しい計
数値の読取りが保証される。

【０００５】

【発明が解決しようとする課題】上記の出力ラッチ機能
付カウンタのように、内部的な動作、ＣＰＵとの信号の
授受等はシステムクロックに同期して行なわれ、一方、
内部のカウンタで計数されるカウンタクロックはシステ
ムクロックとは非同期である場合、カウンタクロックパ
ルスが入力されカウンタ内部の計数値が変更されている
途中の瞬間にラッチが発生する恐れがある。その場合、
そのラッチされた計数値は正しい計数値である保証はな
く、全くでたらめな値がラッチされてしまう可能性もあ
るという問題がある。

【０００６】本発明は、この問題を解決し、システムク
ロックとは非同期のカウンタクロックを入力して計数す
る出力ラッチ機能付カウンタにおいて、カウンタクロッ
クに対しシステムクロックがどのようなタイミングで発
生しても常に正しい計数値がラッチされる機能を備える
ことを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成する本発
明の出力ラッチ機能付カウンタは、システムクロックと
は非同期のカウンタクロックを入力してこのカウンタク
ロックのパルス数を計数するカウンタと、外部から入力
される所定の制御信号を受けてカウンタの計数値を保持
するラッチとを備えた出力ラッチ機能付カウンタにおい
て、システムクロックに同期するとともに上記制御信号
に応答した所定の第１のタイミングから遡るシステムク
ロックの半周期の間に、カウンタクロックの、カウンタ
の計数値更新のタイミングが存在するか否かを判定する
判定回路と、上記半周期の間に計数値更新のタイミング
が存在しない場合に上記第１のタイミングでカウンタの
計数値をラッチに保持させるとともに、上記半周期の間
に計数値更新のタイミングが存在する場合に上記第１の
タイミングよりもシステムクロックの半周期分遅れた第
２のタイミングでカウンタの計数値をラッチに保持させ
るラッチ制御回路とを備えたことを特徴とする。

【０００８】ここで、上記制御信号は、例えばこの出力
ラッチ機能付カウンタをＣＰＵの周辺部品として構成し
た場合における、ＣＰＵからの所定のコマンド等も含む
概念である。また上記「カウンタクロックの、カウンタ
の計数値更新のタイミング」とは、このカウンタがカウ
ンタクロックの各立ち上がりを捉えて計数するものであ
ればその各立ち上がりのタイミングをいい、このカウン
タがカウンタクロックの各立ち下がりを捉えて計数する
ものであればその各立ち下がりのタイミングをいう。

【０００９】

【作用】本発明の出力ラッチ機能付カウンタは、計数値
をラッチしようとする所定の第１のタイミングから遡る
システムクロックの半周期の間に、カウンタが計数を行
なうためのカウンタクロックの立ち上がりもしくは立ち
下がりが存在するか否かを判定し、存在していないとき
は第１のタイミングの時点で計数値は確定しているため
その第１のタイミングで計数値をラッチし、存在してい
たときは計数値が更新されつつある瞬間である可能性も
あるため、上記第１のタイミングではラッチせず、この
第１のタイミングよりもシステムクロックの半周期分だ
け遅れた第２のタイミングでラッチするようにしたもの
である。このため、カウンタクロックのタイミングの如
何に拘らず常に確定した保証された計数値がラッチされ
る。

【００１０】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の出力ラッチ機能付カウンタの一実施例の
概略構成図である。図５に示す従来例の各要素と対応す
る要素には図５に付した番号と同一の番号を付し、相違
点についてのみ説明する。

【００１１】図１に示す出力ラッチ機能付カウンタ１０
０には、カウンタクロックと、従来例（図５）にいうラ
ッチ信号とを入力して所定の判定を行なう判定回路１４
とその判定回路１４における判定結果に基づいてラッチ
１３に向けてカウンタ１２の計数値を保存するための、
本実施例におけるラッチ信号を出力するラッチ制御回路
１５が備えられている。この判定回路１４、ラッチ制御
回路１５の構成については後述する。

【００１２】図２は、出力ラッチ機能付カウンタの一実
施例の動作を表わすタイミングチャートである。システ
ムクロックＳ＿ＣＬＫに同期した所定の書込み区間ＷＲ
に、ＣＰＵからこの出力ラッチ機能付カウンタにカウン
タの計数値のラッチを指示するコマンドが発せられ、そ
の後のアイドル区間ｉｄｌｅを挟んだ所定の読取り区間
ＲＤでそのラッチされた計数値をＣＰＵが読み取るもの
とする。

【００１３】このときこの出力ラッチ機能付カウンタ内
部では、所定の書込み区間ＷＲから遅れて、ＣＰＵから
のラッチ指示のコマンドを認識した旨を表わすコマンド
ラッチ信号Ｃ＿ＬＣＨ信号が内部的に出力され、そのコ
マンドラッチ信号Ｃ＿ＬＣＨの中間の、システムクロッ
クＳ＿ＣＬＫの立ち下がりの時点で、カウンタの計数値
のラッチを指示するラッチ信号ＬＡＴＣＨ＿０が立ち上
がる。このラッチ信号ＬＡＴＣＨ＿０は、従来例（図５
参照）にいうラッチ信号であって、本実施例ではこのラ
ッチ信号ＬＡＴＣＨ＿０はカウンタの計数値をラッチす
るためには直接は使用されない。また、所定の読取り区
間ＲＤから遅れて、ラッチされた計数値の読取りが終了
したことの認識信号Ｒ＿ＡＫＮが内部的に出力され、そ
の認識信号Ｒ＿ＡＫＮの中間の、システムクロックＳ＿
ＣＬＫの立ち下がりの時点でラッチ信号ＬＡＴＣＨ＿０
が立ち下がり、計数値のラッチが解除される。

【００１４】一方カウンタクロックＣ−ＣＬＫがシステ
ムクロックＳ＿ＣＬＫとは非同期にカウンタ１２（図１
参照）に入力され、このカウンタクロックＣ−ＣＬＫの
各立ち下がりのタイミングでカウンタ１２の計数値ＣＯ
ＵＮＴが更新される。ここでは、図示の、カウンタクロ
ックＣ−ＣＬＫの立ち下がりポイントＡがラッチ信号Ｌ
ＡＴＣＨ＿０の立ち上がりポイントよりも時間的に極く
わずかに早いものとする。この場合、図５の従来例を参
照して説明したように、もしラッチ信号ＬＡＴＣＨ＿０
をそのままラッチ１２（図５参照）に入力すると、ラッ
チ１２に格納される値Ｌ＿ＯＵＴは、計数値ＣＯＵＮＴ
がＮ−２からＮ−３に変更される途中のものであるた
め、全くでたらめな値となってしまう恐れがある。そこ
で本実施例では以下のような工夫がなされている。

【００１５】図３は図１に示す判定回路１４の一構成例
を示した回路図である。図２のタイミングチャートと図
３の回路図とを合わせて判定回路１４について説明す
る。図３に示すフリップフロップ１４１にカウンタクロ
ックＣ＿ＣＬＫが入力される。そのフリップフロップ１
４１の入力端子Ｄは、反転出力端子Ｑ＿と接続されてい
るため、出力端子Ｑからは、カウンタクロックＣ＿ＣＬ
Ｋの各立ち下がりで変化する、カウンタクロックＣ＿Ｃ
ＬＫが１／２に分周されたトグル信号ＴＧＬが出力され
る。このトグル信号ＴＧＬは２つのフリップフロップ１
４２，１４３に入力される。

【００１６】これら２つのフリップフロップ１４２，１
４３にはシステムクロックＳ＿ＣＬＫが入力され、フリ
ップフロップ１４２はシステムクロックＳ＿ＣＬＫの各
立ち上がりのタイミングで入力端子Ｄの信号を内部に取
り込んで出力信号ＯＵＴ＿０を出力し、フリップフロッ
プ１４３はシステムクロックＳ＿ＣＬＫの各立ち下がり
のタイミングで入力端子Ｄの信号を内部に取り込んで出
力信号ＯＵＴ＿１を出力する。

【００１７】これら２つの出力信号ＯＵＴ＿０，ＯＵＴ
＿１は排他論理和（エクスクルーシブ オア）ゲートに
入力されその出力信号ＸＯＲ＿ＯＵＴはアンドゲート１
４５に入力される。またアンドゲート１４５には図２に
示すコマンドラッチ信号Ｃ＿ＬＣＨも入力される。した
がってそのアンドゲート１４５の出力信号ＪＤＧは、図
２に示すカウンタクロックＣ＿ＣＬＫの立ち下がりポイ
ントＡがラッチ信号ＬＡＴＣＨ＿０の立ち上がりポイン
ト（本発明にいう第１のタイミング）から遡るシステム
クロックＳ＿ＣＬＫの半周期の間に存在していた場合
に、図２に示すようにシステムクロックＳ＿ＣＬＫの半
周期間だけ立ち上がるワンパルス信号となり、カウンタ
クロックＣ＿ＣＬＫの立ち下がりポイントＡが上記半周
期の間に存在していなかった場合にはＬレベルの状態に
とどまることになる。したがって図３に示すアンドゲー
ト１４５の出力信号ＪＤＧは、上記半周期間にカウンタ
クロックＣ＿ＣＬＫの立ち下がりポイントＡが存在する
かしないかの判定結果を表わすことになる。

【００１８】図４は、図１に示すラッチ制御回路１５の
一構成例を示した回路図である。図３に示すアンドゲー
ト１４５の出力信号（図１に示す判定回路１４の出力信
号）ＪＤＧがインバータ１５１で反転されてアンドゲー
ト１５２に入力され、またこのアンドゲート１５２には
従来のラッチ信号ＬＡＴＣＨ＿０も入力される。したが
ってこのアンドゲート１５２の出力信号ＬＡＴＣＨ＿１
は、判定回路１４の出力信号ＪＤＧがＬレベルにとどま
っていた場合は、従来のラッチ信号ＬＡＴＣＨ＿０と同
一の信号が出力され、判定回路１４の出力信号ＪＤＧが
図２に示すようにワンパルスの信号であった場合は、こ
の出力信号ＪＤＧのワンパルス分（システムクロックＳ
＿ＣＬＫの半周期分）だけ遅れて立ち上がる信号が出力
される。したがって図４に示すラッチ制御回路１５の出
力信号ＬＡＴＣＨ＿１を図１に示すラッチ１３のラッチ
信号として用いることにより、ラッチ１３には、確実に
保証された計数値ＣＯＵＮＴが保持される。

【００１９】

【発明の効果】以上説明したように、本発明の出力ラッ
チ機能付カウンタは計数値をラッチしようとする所定の
第１のタイミングから遡るシステムクロックの半周期の
間にカウンタが計数を行なうためのカウンタクロックの
立ち上がりもしくは立ち下がりが存在するか否かを判定
し、存在していないときはその第１のタイミングで計数
値をラッチし、存在していたときは上記第１のタイミン
グではラッチせず、この第１のタイミングよりもシステ
ムクロックの半周期分だけ遅れた第２のタイミングでラ
ッチするようにしたものであるため、カウンタクロック
に対しシステムクロックがどのようなタイミングで発生
しても常に正しい計数値がラッチされる。

【図面の簡単な説明】

【図１】本発明の出力ラッチ機能付カウンタの一実施例
の概略構成図である。

【図２】出力ラッチ機能付カウンタの一実施例の動作を
表わすタイミングチャートである。

【図３】図１に示す判定回路の一構成例を示した回路図
である。

【図４】図１に示すラッチ制御回路の一構成例を示した
回路図である。

【図５】従来の出力ラッチ機能付カウンタの一例を示し
た概略構成図である。

【符号の説明】

１２ カウンタ １３ ラッチ １４ 判定回路 １４１，１４２，１４３ フリップフロップ １４４ エクスクルーシブオアゲート １４５ アンドゲート １５ ラッチ制御回路 １５１ インバータ １５２ アンドゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 システムクロックとは非同期のカウンタ
   クロックを入力して該カウンタクロックのパルス数を計
   数するカウンタと、外部から入力される所定の制御信号
   を受けて前記カウンタの計数値を保持するラッチとを備
   えた出力ラッチ機能付カウンタにおいて、 システムクロックに同期するとともに前記制御信号に応
   答した所定の第１のタイミングから遡るシステムクロッ
   クの半周期の間に、前記カウンタクロックの、前記カウ
   ンタの計数値更新のタイミングが存在するか否かを判定
   する判定回路と、 前記半周期の間に前記計数値更新のタイミングが存在し
   ない場合に前記第１のタイミングで前記カウンタの計数
   値を前記ラッチに保持させるとともに、前記半周期の間
   に前記計数値更新のタイミングが存在する場合に前記第
   １のタイミングよりもシステムクロックの半周期分遅れ
   た第２のタイミングで前記カウンタの計数値を前記ラッ
   チに保持させるラッチ制御回路とを備えたことを特徴と
   する出力ラッチ機能付カウンタ。