JPS6165471A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS6165471A
JPS6165471A JP59186512A JP18651284A JPS6165471A JP S6165471 A JPS6165471 A JP S6165471A JP 59186512 A JP59186512 A JP 59186512A JP 18651284 A JP18651284 A JP 18651284A JP S6165471 A JPS6165471 A JP S6165471A
Authority
JP
Japan
Prior art keywords
type transistor
region
field
resist
nitride film
Prior art date
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Pending
Application number
JP59186512A
Other languages
English (en)
Inventor
Satoshi Inoue
聡 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP59186512A priority Critical patent/JPS6165471A/ja
Publication of JPS6165471A publication Critical patent/JPS6165471A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ＣＭＯＳ型半導体装置の製造方法に関する。
〔発明の技術的背景とその問題点〕
ＣＭＯＳ型半導体装置の製造方法としては、たとえば第
２図に示すものが知られている。
すなわち、第２図囚の様に、Ｐ型Ｓｉ基板に、Ｎｗｅ　
ｌ　ｌ領域を形成する。その後第２図（Ｂ）に示す如く
シリコン酸化膜及び、シリコン窒化膜を形成し、光露光
技術を用いて所望のレジストパターンを形成し、これを
マスクにシリコン窒化膜のエツチングを行う。
次に前記レジストパターンを剥離しＰ型トランジスタ番
形成する部分を再度光露光技術を用いてレジストでおお
い、このレジストパターンと、シリコン窒化膜のパター
ンをマスクとしてＮ型トランジスタのフィールド部とな
る領域に、フィールドイオン注入を行う。（第２図（Ｃ
））さらに、前記レジストパターンを剥離しこんどはＮ
型トランジスタを形成する部分をレジストでおおい、こ
のレジストパターンとシリコン窒化膜のパターンをマス
クとしてＰ型トランジスタのフィールド部となる領域に
フィールドイオン注入を行う（第２図（Ｄ）） この後レジストを剥離し、ゲート酸化膜、ゲート電極等
を形成してＣＮＯ８半導体装置が完成する。
しかし、従来方法には次の様な問題点があった。
第１に、特に光露光工程が、他の半導体装置を製造する
場合に比べて多くなる事である。
そのため、コストを下げるために、少しでも工程を少な
くする必要があった。
第２（て、フィールドイオン注入を行う際、第２図（Ｃ
）　（Ｄ）に示す様に、シリコン窒化膜のみがマスクと
なっている部分があり、加速電圧を高くしすぎるとシリ
コン窒化膜をつきぬけて一１本来イオン注入を行わない
所にイオン注入がなされてしまう事があった。
〔発明の概要〕
本発明は、ソース、ドレイン、チャネル部ノパターンニ
ングをＮ型トランジスタとＰ型トランジスタ別々に行９
事を特徴とする。
〔発明の目的〕
本発明は、上記の点に鑑み、工程を少くシ、かつ、フィ
ールドイオン注入時の加速電圧に制約を与えないＣＭＯ
Ｓ半導体装置の製造方法を提供する事を目的とする。
〔発明の効果〕
本発明によルば、光露光工程を少くし、力為つ、フィー
ルドイオン注入工程時の加速電圧に制約を与えないＣＭ
ｏ、９率導体装置ｔｎ造する事が可能となる。
その理由全以下ＶＣ示す。
ノース、ドレイン、チャネル部のパターンユングからＰ
型トランジスタ部及びＮ型トランジスタ部のフィールド
イオン注入を終るまでに要する光露光工程の数は、従来
方法では、ソース、ドレイン、チャネル部のバターニン
グ、Ｎ型トランジスタ部へのイオン注入、Ｐ型トランジ
スタのイオン注入の３つであるのに対し、本発明では、
Ｎ型トランジスタのパターンユング、Ｐ型トランジスタ
のパターンユングの２゛りで済む、また、それぞれのパ
ターンユングが終った後イオン注入を行うため、イオン
注入を行わない部分はすべてレジストでおおわれている
。したがって加速電圧に制約がないっこれにより、従来
の問題点であった光露光工程の低減及びフィールドイオ
ン注入時の加速電圧の制約をなくする事が可能となった
。
〔発明の実施例〕
本発明は、たとえば第１図（４）〜（Ｆ）　Ｖこ示す櫟
な工程で実現できる。
第１図（４）の様に、Ｐ型Ｓｉ　基板にＮｗｅ　Ｉ　Ｉ
領域を形成する。その後第１図（匂に示す如く、シリコ
ン酸化膜及びシリコン窒化膜を形成し、光露光技術を用
いてＮｅｈ　Ｔｖ、のソース、ドレイン、チャネル領域
ノパターンニングを行う０この時Ｐｃ　ｈ　Ｔｖ、ｆｉ
ｌ　Ｆｉ、すべてレジストでおおわれている。次にこの
レジストパターンをマスクにシリコン窒化膜のエツチン
グを行う。続いて、レジストパターンと窒化膜パターン
をマスクとしてＮ型トランジスタのフィールド部となる
領域にフィールドイオン注入を行う（第１図（Ｃ）） さらに前記レジストパターンを剥離し、Ｐ型トランジス
タのソース、ドレイン、チャネル領域のレジストのバタ
ー／ユングを行う。この場合は、Ｎ型Ｔｖ、側はすべて
レジストでおおわれている。
このレジストパターンをマスクとしてシリコン窒（［の
エツチングを行い、このレジストパターンとシリコン窒
化膜のパターンをマスクとしてＰ型トランジスタのフィ
ールド部となる領域にフィールドイオン注入を行う （第１図（鱒） この後レジストを剥離し、ゲート酸化膜、ゲート電極等
を形成してＣＭＯＳ半導体装置が完成する０ 本発明により、フィールドイオン注入を終わるまでに要
する光露光工程の数を１回減らす事ができた。また、イ
オン注入時、イオン注入を行わない部分は、すべて厚い
レジスト層にお２ゎれでいるため、イオ／がつきぬけて
注入される事がない。
【図面の簡単な説明】
第１図（４）〜（Ｆ）は本発明にょＯＣＭＯＳ半導体装
置を製造する過程を示す断面図。 第２図（４）〜（匂は従来方法で、ＣＭＯＳ半導体装置
を製造する過程を示す断面図である。 図において、 １、　　Ｐ型８ｉ基板 ２、　　Ｎｗｅｌｌ領域 ３、　シリコン酸化膜 ４、　シリコン窒化膜 ５、　レジスト ６、　　Ｐ型シリコン領域 ７．　　Ｎ型シリコン領域 ８、　ポリシリコンゲート 代理人　弁理士　則　近　憲　佑 （Ｉｌｌ！１　名） 第　　１　　図 第１図 （，０） （Ｅン 第２図 （Ｃ）

Claims (1)

    【特許請求の範囲】
  1. 　相補型ＭＯＳ半導体装置の製造過程において、一導電
    型トランジスタを形成する領域のパターンを形成する工
    程と、逆導電型トランジスタを形成する領域のパターン
    を形成する工程とを別々に行う事を特徴とする半導体装
    置の製造方法。
JP59186512A 1984-09-07 1984-09-07 半導体装置の製造方法 Pending JPS6165471A (ja)

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JPS6165471A true JPS6165471A (ja) 1986-04-04

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ID=16189796

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JP (1) JPS6165471A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0275508A1 (en) * 1986-12-23 1988-07-27 SGS MICROELETTRONICA S.p.A. Method for making CMOS devices

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0275508A1 (en) * 1986-12-23 1988-07-27 SGS MICROELETTRONICA S.p.A. Method for making CMOS devices

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