JPH02134583A - プリント板試験用治具の共有化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 １既　　要 産業上の利用分野 従来の技術（第１２図〜第１４図） 発明が解決しようとする課Ｂ（第１５図〜第１７図）課
題を解決するための手段（第１図） 作用 実施例（第２図〜第１１図） 発明の効果 〔概　要〕 プリント板試験装置と被試験プリント板とを接続する試
験用治具（フィクスチャ）を複数の被試験プリント板で
共有するためのプリント板試験用治具の共有化方式に関
し、 マルチプレクサ方式プリント板試験装置における試験用
治具の共有化を可能にすることを目的とし、 複数のプリント板に対応して各ピンアサインのデータが
それぞれ格納される複数のファイルから各ピンアサイン
のデータを取り込み、ビンアサインの競合箇所を検出し
て複合ワイヤリングになっているピンアサインを特定す
る複合ワイヤリングチェック処理部と、この複合ワイヤ
リングになっているピンアサインから複合ワイヤリング
を解消する所定のビンアサインを特定し、その再アサイ
ンを行ない各ファイルを更新する再アサイン処理部とを
備え構成する。

〔産業上の利用分野〕

本発明は、プリント板試験装置（インサーキットテスタ
、以下、ｒＩ　ＣＴＪという。）と被試験プリント板と
を接続する試験用治具（フィクスチャ）を複数の被試験
プリント板で共有するためのプリント板試験用治具の共
有化方式に関する。

特に、試験データを得るためのドライバ／センサ部にマ
ルチプレクサ方式が採用されたＩＣＴ（以下、「マルチ
プレクサ方式Ｉ　ＣＴ、という。）に用いられる試験用
治具に対する共有化方式に関する。

〔従来の技術〕

第１２図は、マルチプレクサ方式ＩＣＴの接続状態を説
明する図である。

図において、マルチプレクサ方式ＩＣＴでは、マルチプ
レクサ２１の複数（４〜８）本のテスターピン２２から
、リード線２３を介して、試験用治具２４のプローブビ
ン２５にそれぞれ接続することにより、各マルチプレク
サ２１に対応する一つのドライバ／センサ２６で、被試
験プリント板２７の複数の被試験ポイント２８をそれぞ
れアクセスできるようになっている。

ところで、一つのマルチプレクサでは、一つのドライバ
／センサと一つのプローブピンが接続された場合には、
そのマルチプレクサに収容される他のプローブビンを使
用することができないので、例えば２人力１出力構成の
素子を試験する場合には、３つのマルチプレクサの各テ
スタービンから各リード線を介して、素子の各端子に対
応する各プローブビンをそれぞれドライバ／センサに接
続する必要がある。すなわち、リード線２３の接続は無
秩序に行なうことはできず、一つのマルチプレクサに同
一素子の各端子に対応するプローブビンが接続されない
ようにピンアサインを行なう必要があった。

なお、マルチプレクサ方式の特徴は、例えば第１３図に
示す素子のように、互いに独立なアンドゲート３１．３
２，３３．３４が４個搭載されている素子に対しても、
各アンドゲートが２人力１出力構成であれば、Ａ、Ｂ、
Ｃ３個のマルチプレクサ（ドライバ／センサ）３５，３
６．３７で対応することができる点にある。

すなわち、各アンドゲートの一方の入力端子に対応する
プローブビンをＡマルチプレクサ３５に、他方の入力端
子に対応するプローブビンをＢマルチプレクサ３６に、
出力端子に対応するプローブビンをＣマルチプレクサ３
７にそれぞれ対応させてピンアサインを行なうことによ
り、各アンドゲートの試験を行なうことができる。図の
ピンアサイン例（例えば、アンドゲート３１の各端子に
対応する各プローブビンをテスタービンＡｌ、Ｂｌ。

Ｃ１にアサインする例）では、各マルチプレクサを「１
」に設定することにより、アンドゲート３１の試験が可
能である。

このように、マルチプレクサ方式ＩＣＴは、ドライバ／
センサの削減およびそれに対する制御系構成の簡単化が
可能となり、ＩＣＴの価格を低下させることができる大
きな要因となっているが、ピンアサインにおいて関連す
るプローブビンが同一マルチプレクサに接続されないよ
うにする必要があり、それを迅速かつ正確に行なうため
には計算機支援による処理が不可欠になっている。

以下、そのビンアサインの一例について説明する。

第１４図は、各素子とプローブビンとの対応関係を示す
図である。

図において、それぞれ４．５．５．４端子を有する各素
子４１．４２．４３．４４の試験に際しては、それぞれ
（ａ、ｂ）、（ｃ、ｄ、ｅ、ｒ。

ｇ）、（ｈ、　　ｉ）、（ｊ、ｋ）の位置に対応するプ
ローブビンのビンアサインが行なわれる。

なお、例えばプローブビンａ、ｂ、ｆ、ｇを用いること
により素子４１の試験が可能である。

このような配置接続状態におけるビンアサインの基本的
な条件として、■ピン数の最大素子（ここでは素子４２
）からアサインし、■続いて次の素子にピンアサインす
る場合に、各素子の独立制御を可能にする理由で、前段
および後段の素子にアサインされている同一マルチプレ
クサに属するドライバ／センサを避けて行なうものとす
る。

第１４図に示す例では、まず素子４２に対応するプロー
ブピンＣ，ｄ、ｅ、ｆ、ｇに、それぞれ異なるマルチプ
レクサを介して、各ドライバ／センサＡ、Ｂ、Ｃ，Ｄ、
Ｅを害すリ当てる。すなわち、プローブピンＣにドライ
バ／センサＡに対応するマルチプレクサのテスタービン
Ａｌを割り当て、以下同様にｄ−Ｂｌ、ｅ−Ｃ１、ｆ−
ＤＩ、ｇＥｌのようにアサインする。

続いて、上述した条件に対応して素子４４について、プ
ローブピンｊ、ｋにマルチプレクサのテスターピンＤ２
．Ｅ２をアサインする。

次の素子４３に対応するピンアサインでは、ドライバ／
センサＡ−Ｅは隣接している素子にすでにアサインされ
ているので、別のドライバ／センサＦ、Ｇを割り当て、
プローブピンｈ、ｉに対応するマルチプレクサのテスタ
ーピンＦｌ、Ｇｌをアサインする。

最後に、素子４１についてプローブピンａ、　　ｂに対
応するマルチプレクサのテスターピンＦ２゜Ｇ２をピン
アサインする。

このようなピンアサインを行なうことにより、合計１１
個の被試験ポイントに対して、７個のドライバ／センサ
でそれぞれ独立に試験を行なうことができる。

〔発明が解決しようとする課題〕

ところで、このような対応がなされているマルチプレク
サ方式ＩＣＴでは、１枚のプリント板に対する試験用治
具のピンアサインは、公知の技術（例えば上述した手順
）で容易に実現可能といえるが、複数のプリント板で共
有する試験用治具に対しては、それぞれ独立にピンアサ
インが行なわれるために、以下に示す不都合（ピンアサ
インの競合）が発生することがあった。

なお、ここでは説明を容易にするために、２枚のプリン
ト板を共有化するためのビンアサイン手順を示す。

第１５図は、各プリント板における素子配置状態を示す
図である。第１２図（１）はプリント板ＰＴＡを示し、
第１２図（２）はプリント板ＰＴＢを示す。試験用治具
のプローブピンは、この二つのプリント板ＰＴＡ、ＰＴ
Ｂに対して共有できるように配置されている。

ＩＣＴのオート・テストプログラム・ジェネレーション
（ＡＴＣ）などの機能を利用し、プリント板ＰＴＡにつ
いてピンアサインを行ない、続いてプリント板ＰＴＢに
ついても同様にピンアサインを行なう。図中・印は、各
プリント板ごとのピンアサインされた位置を示す。

なお、■印は２枚のプリント板で重なる点であり、それ
ぞれａ、ｂ、ｃ、ｄとする。ピンアサインの競合は、各
プリント板に共有されるこの■印のプローブピンａ、ｂ
、ｃ、ｄに対して発生する。

第１６図は、プローブピンａ、ｂ、ｃ、ｄに対するドラ
イバ／センサ側からみたピンアサインの一例を示す図で
ある。

図において、プリント板ＰＴＡに対するプローブピンａ
、ｂ、ｃ、ｄは、それぞれドライバ／センサＡ、Ｃ，Ｄ
、Ｅに対応するマルチプレクサの各テスターピンＡｔ、
ＣＩ、ＤＩ、Ｅ３にアサインされ、プリント板ＰＴＢに
対するプローブピンａ、ｂ、ｃ、ｄは、それぞれドライ
バ／センサＢ。

Ｂ、Ｃ，Ｄに対応するマルチプレクサの各テスターピン
Ｂｌ、Ｂ２．Ｃ３，ＤＩにアサインされる。

なお、上述したビンアサイン条件により、プリント板Ｐ
ＴＡでは、少なくともプローブピンａ。

ｂ、　　ｃおよびプローブピンｃ、ｄが同一ドライバ／
センサにアサインされてはならず、プリント板ＰＴＢで
は、少なくともプローブピンｂ、ｃおよびプローブピン
ａ、ｃ、ｄ　（さらに、ｂ、　　ｄ）が同一ドライバ／
センサにアサインされてはならないが、例えばプリント
板ＰＴＢのプローブピンａ。

ｂがともにドライバ／センサＢ　（Ｂｌ、Ｂ２）にアサ
インされても支障はない。

ところで、試験用治具を共有する場合に発生するワイヤ
リングパターンは、−数的に第１７図（１）〜（３）に
示すような３つのパターンに集約される。すなわち、第
１７図（１）のワイヤリングパターンは、共通のプロー
ブピンに対して各プリント板ＰＴＡ。

ＰＴＢで、それぞれ異なるテスタービンをアサインする
ワイヤリングパターンΔ型であり、第１７図（２）のワ
イヤリングパターンは、各プリント板ＰＴＡ、ＰＴＢで
異なるプローブピンに対して、それぞれ同一のテスター
ピンをアサインするワイヤリングパターンＶ型であり、
第１７図（３）のワイヤリングパターンは、各プリント
板ＰＴＡ、ＰＴＢで、プローブピンとテスタービンとを
共用するワイヤリングパターン■型である。

ここで、各ワイヤリングパターンが独立して発生してい
る場合には、試験を正常に行なうことができるが、第１
７図（４）に示すように、Δ型とｖ型が同一個所で発生
するビンアサインの競合になった場合（以下、「複合ワ
イヤリング」という。）には、短絡線路が形成されるた
めに正常な試験は不可能であった。

すなわち、第１６図に太線で示すプローブピンＣ２ｄに
対応するビンアサインは複合ワイヤリングの例であり、
このように複合ワイヤリングが発生した場合には、例え
ばプリント板ＰＴＡの試験を行なうときに、テスターピ
ンＤ１とプローブピンＣ、テスターピンＥ３とプローブ
ピンｄがそれぞれ独立に接続されなければならないが、
プリント板ＰＴＢに対するワイヤリング（テスタービン
Ｄ１とプローブピンｄ）により短絡され、ドライバ／セ
ンサＤ、　　Ｅはそれぞれ各プローブピンｃ、　　ｄに
同時に接続されることになり、正常な試験を行なうこと
ができなかった。

このように、試験用治具の共有化に伴う問題点は複合ワ
イヤリングにあるので、この複合ワイヤリングを検出し
解消する必要がある。

本発明は、このような従来の問題点を解決するもので、
マルチプレクサ方式ＩＣＴにおける試験用治具の共有化
を可能にするプリント板試験用治具の共有化方式を提供
することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、複合ワイヤリングチェック処理部１１は、
複数のプリント板に対応して各ビンアサインのデータが
それぞれ格納される複数のファイルから各ビンアサイン
のデータを取り込み、ビンアサインの競合箇所を検出し
て複合ワイヤリングになっているビンアサインを特定す
る。

再アサイン処理部１３は、この複合ワイヤリングになっ
ているビンアサインから複合ワイヤリングを解消する所
定のビンアサインを特定し、その再アサインを行ない各
ファイルを更新する。

〔作　用〕

本発明は、複合ワイヤリングの状態になっているビンア
サインの競合個所を検出し、その複合ワイヤリングを解
消する最も有効な再アサイン個所を検出し、そのビンア
サインに対して再アサインを行なうことにより、ビンア
サインの競合が避けられマルチプレクサ方式ＩＣＴにお
ける試験用治具の共有化を実現することができる。

すなわち、本発明方式は、マルチプレクサ方式ＩＣＴの
ビンアサインを最適に制御することにより、複数のプリ
ント板に対して試験用治具の共有化を図ることを可能に
している。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明方式を実現するための処理手順の一実
施例を示すフローチャートである。

なお、ここでは説明を容易にするために、２枚のプリン
ト板ＰＴＡ、ＰＴＢに対して試験用治具を共有化する場
合の例を示す。

図において、ＰＴＡ、ＰＴＢの各データをもとに、ＩＣ
Ｔのオート・テストプログラム・ジェネレーション（Ａ
ＴＧ）により、それぞれ独立したビンアサインが行なわ
れ、所定のファイル（以下、ｒＡＴＧファイル」という
。）が作成される。

続いて、この各ＡＴＧファイルから、テスタービン番号
（Ａ１（■）、Ａ２（■）、・・・、Ｂ１（■）。

・・・、Ｃ１（■）、・・・、カッコ内は通し番号）、
および各テスタービンに対応してアサインされたプロー
ブビンのＸＹ座標値を抽出し、フラグ（初期値「０」）
の項を含めた専用のファイル（以下、「ビンファイル」
という。）を作成する。

第３図は、このビンファイルの一例を示す図である。な
お、第３図（１）にはＰＴＡのビンアサインの各ブロッ
ク（ＰＴＡ（１）、Ｉはｌ、２．・・・、５）を示し、
第３図（２）にはＰＴＢのビンアサインの各ブロック（
ＰＴＢ（Ｊ）、Ｊは１，２．・・・、５）を示す。各ブ
ロックデータは、テスタービン番号、プローブビンのＸ
Ｙ座標値、フラグの順である。

続いて、この各ビンファイルをもとに複合ワイヤリング
チェック処理が行なわれる。この処理では、ピンアサイ
ンの競合箇所を解析し、複合ワイヤリングの一連のブロ
ックを所定のファイルに登録する。

続いて、複合ワイヤリングの各ブロックに対して再アサ
イン処理が行なわれる。この処理では、複合ワイヤリン
グの中からそれを効率的に解消する最適なワイヤリング
箇所を見つけ、所定の手順に従って再アサインを行なう
。

ここで、複合ワイヤリングが解消されたビンアサインが
確定し、各ビンファイルの更新が行なわれ、さらにビン
ファイル還元処理に基づいて各ＡＴＧファイルの更新が
行なわれる。なお、共通試験用治具のデータ作成処理に
より、共通試験用冶具におけるビンアサインデータが別
途作成するようにしてもよい。

第４図は、複合ワイヤリングチェック処理を説明するフ
ローチャートである。

以下、第３図に示すビンファイルに基づいて本処理につ
いて説明する。

ここで、プリント板Ｐ　Ｔ　Ａに対応するブロック数を
ＭＡＸＡ　（＝５）　、プリント板ＰＴＢに対応するブ
ロック数をＭＡＸＢ　（＝５）とする、ただし、ＭＡＸ
Ａ≧ＭＡＸＢとする。

この複合ワイヤリングチェック処理は、ＰＴＡの各ブロ
ックごとに、ＰＴＢの全ブロックに対してそのテスター
ビン番号およびプローブビンのＸＹ座標値のチエツクを
行ない、テスタービンあるいはプローブビンの一致状態
からピンアサインの競合箇所を解析し、複合ワイヤリン
グになっているブロックを検出する手順で行なわれる。

なお、ここではＡ型あるいはｖ型のワイヤリングパター
ンが単独で発生している場合にも、便宜的に複合ワイヤ
リングとして処理する。

まず、ＰＴＡのフラグが「０」であるブロックＰＴＡ（
１）（１＝１）のテスターピン番号Ａ１が、ＰＴＢのフ
ラグが「０」であるブロックＰ　Ｔ　Ｂ　（１）（Ｊ＝
１）においてアサインされているか否かをチエツク（■
型チエツク）する。ここでは、テスタービン番号の一致
はないので、次にブロックＰＴ　Ａ　（１）のＸＹ座標
値（２０，３０）が、ブロックＰＴ　Ｂ　（１）におい
てアサインされているか否かをチエツク（Ａ型チエツク
）する。ここでは、ＸＹ座標値（２０，３０）の一致は
ない。

次に、ブロックＰ　Ｔ　Ａ　（１）とフラグが「０」で
あるブロックＰ　Ｔ　Ｂ　（２）　　（Ｊ　＝　２　）
について同様の処理が行なわれる。ここでは、プローブ
ビンのｘｙ座標値（２０，３０）が一致する（Ａ型）の
で、ブロックＰ　Ｔ　Ａ　（１）およびブロックＰ　Ｔ
　Ｂ　（２）の各フラグを「１」にし、そのブロックデ
ータをファイルＢ（１）に格納する。

続いて処理■（第４図（３））へ移行し、テスターピン
番号をキーにして相手方ブロックＰ　Ｔ　＊　（ＮＯ）
（＊はＡあるいはＢ）とのワイヤリングチェックを行な
う。すなわち、ブロックＰ　Ｔ　Ｂ　（２）のテスター
ピン番号Ｂ２が、ＰＴＡの各ブロック（ブロックＰ　Ｔ
　Ａ　（１）はフラグが「１」であり、チエツク不要の
ために除く）においてアサインされているか否かがチエ
ツクされる。ここでは、テスタービン番号Ｂ２の一致は
ない。

次に、ブロックＰ　Ｔ　Ａ　（１）とフラグが「０」で
あるブロックＰＴＢ（３）、ＰＴＢ（４）、ＰＴＢ（５
）について同様の処理が行なわれるが、いずれにおいて
もその一致はなく、従ってテスターピン番号Ａ１とテス
ターピン番号Ｂ２の間で、プローブピン（２０，３０）
を介してワイヤリングパターンＡ型が単独で生じている
とみられる。

次に、フラグが「０」であるブロックＰ　Ｔ　Ａ　（２
）（＋＝２）について、同様の処理を繰り返す。ここで
は、テスターピン番号Ｃ１およびプローブピンのＸＹ座
標値（１５，３５）の一致はない。なお、フラグがすで
に「１」になっているもの（例えば、ブロックＰＴＢ（
２））とのチエツクは不要であり除外される。

次に、ブロックＰＴＡ（３）（１＝３）について、同様
の処理を繰り返す。ここでは、ブロックＰＴＢ（３）（
Ｊ＝３）において、プローブピンのＸＹ座標値（６０，
３０）が一致するので、ブロックＰＴＡ（３）およびブ
ロックＰ　Ｔ　Ｂ　（３）の各フラグを「ｌ」にし、そ
のブロックデータをファイルＢ（３）に格納する。

続いて処理■（第４図（３））へ移行し、ブロックＰ　
Ｔ　Ｂ　（３）のテスターピン番号Ｃ３が、ＰＴＡの各
ブロック（フラグが「０」であるＰＴＡ（２）、ＰＴＡ
（４）、ＰＴＡ（５））においてアサインされているか
否かがチエツクされる。ここでは、テスターピン番号Ｃ
３の一致はない。

次に、ブロックＰ　Ｔ　Ａ　（３）　とブロックＰ　Ｔ
　Ｂ　（４）（Ｊ＝４）について同様の処理が行なわれ
る。ここでは、テスターピン番号Ｄ１が一致するので、
さらにブロックＰ　Ｔ　Ｂ　（４）のフラグを「ＩＪに
し、そのブロックデータをファイルＢ（３）に格納する
。

続いて処理■（第４図（２））へ移行し、ＸＹ座標値を
キーにして相手方ブロックＰＴ＊（ＸＹ）（＊はＡある
いはＢ）とのワイヤリングチェックを行なう。すなわち
、ブロックＰ　Ｔ　Ｂ　（４）のＸＹ座標値（８０，４
０）が、ＰＴＡの各ブロック（フラグが「０」であるＰ
　ＴＡ（２）、　Ｐ　ＴＡ（４）、　Ｐ　ＴＡ（５）　
）においてアサインされているか否かがチエツクされる
。ここでは、ブロックＰ　Ｔ　Ａ　（４）においてＸＹ
座標値（８０，４０）が一致するので、ブロックＰＴＡ
（４）のフラグを「１」にし、そのブロックデータをフ
ァイルＢ（３）に格納する。

続いて処理■（第４図（３））へ移行し、ブロックＰ　
Ｔ　Ａ　（４）のテスターピン番号Ｅ３が、ＰＴＢの各
ブロック（フラグが「０」であるＰＴＢ（１）、ＰＴＢ
（５））においてアサインされているか否かがチエツク
される。ここでは、テスターピン番号Ｅ３の一致はない
。

次に、ブロックＰ　Ｔ　Ａ　（３）　とブロックＰ　Ｔ
　Ｂ　（５）（Ｊ＝５）について同様の処理が行なわれ
る。ここでは、テスターピン番号およびプローブピンの
ｘｙ座標値の一致はない。

すなわち、ファイルＢ（３）には、ＰＴＡ（３）、ＰＴ
Ａ（４）、ＰＴＢ（３）、ＰＴＢ（４）のブロックデー
タが格納され、それらの間で複合ワイヤリングが生じて
いるとみることができる。

次に、ブロックＰＴＡ（４）（１＝４）についてはその
フラグがすてにｒｌＪであるので、続いてブロックＰＴ
Ａ（５）（１＝５）について、同様の処理を繰り返す。

ここでは、テスターピン番号Ｅ４およびプローブピンの
ＸＹ座標値（２５，６５）の一致はない。

このように、複合ワイヤリングチェック処理では、ピン
アサインの競合チエツクから複合ワイヤリング（単独Ａ
型およびｖ型を含む）の箇所が検出され、そのブロック
データがファイルＢ（１）に蓄積される。したがって、
ファイルＢ（１）の格納データから複合ワイヤリングの
一連のブロックを認識することができる。

続いて、複合ワイヤリングの各ブロックに対して、所定
の手順に従って再アサインが行なわれる。

第５図は、複合ワイヤリングに対する本発明方式の再ア
サイン例を示す図である。

複合ワイヤリングは、−船釣に第１７図に示すワイヤリ
ングパターンＡ型およびＶ型の組み合わせによるピンア
サインの競合であるが、第５図（１）〜（６）に示すよ
うにＡ型から複合ワイヤリングになっているΔスタート
型と、第５図（７）〜０りに示すようにＶ型から複合ワ
イヤリングになっている■スタート型に分けられる。な
お、第３図のピンファイルにおいて、ＰＴＡ（３）、Ｐ
ＴＡ（４）、ＰＴＢ（３）、ＰＴ　Ｂ　（４）の関係（
ブロック数４）は、第５図（３）のワイヤリングパター
ンに対応する。

ここで、Ａ型のワイヤリングパターンに対して、プロー
ブピンとテスターピンとを共用するワイヤリングパター
ン■型への変更を再アサインの基本的な手順とする。す
なわち、単独のＡ型ワイヤリングパターンの場合（第５
図（１）、ブロック数２）には、複合ワイヤリングでは
ないがその一方のワイヤリングを他方のワイヤリングに
重ね、■型ワイヤリングパターンに再アサインする。

第５図（２）〜（６）（ブロック数３．４．・・・）は
、Ａスタート型の複合ワイヤリングの例であるが、効率
よく複合ワイヤリングを解消するには、左から偶数番目
のワイヤリング（○印）をその左側のワイヤリングに重
ね、すべてのＡ型を■型ワイヤリングパターンに再アサ
インする。

また、単独の■型ワイヤリングパターンの場合（第５図
（７）、ブロック数２）にはそのままにする。

第５図（８）〜０２）（ブロック数３，４．・・・）は
、■スタート型の複合ワイヤリングの例であるが、まず
第５図（８）に示す複合ワイヤリングの場合には、左か
ら２番目のワイヤリングを３番目のワイヤリングに重ね
、Ａ型を■型ワイヤリングパターンに再アサインする。

次に、第５図（９）に示す複合ワイヤリングの場合には
、左から２番目および３番目のワイヤリングを重ね、他
のテスターピンに再アサインする。このように、Ｗ型の
複合ワイヤリングのＡ型を他のテスタービンを用いた■
型ワイヤリングパターンに再アサインした後は、第５図
Ｇω〜０２）に示すように、左からＷ型部分を除く奇数
番目（５番目以降）のワイヤリング（○印）をその左側
のワイヤリングに重ね、Ａ型を■型ワイヤリングパター
ンに再アサインすることにより、効率よく■スタート型
の複合ワイヤリングを解消することができる。

なお、Ａ型から■型への再アサインに際しては、上述し
たピンアサインの条件（前段および後段の素子にアサイ
ンされている同一マルチプレクサに属するドライバ／セ
ンサを避ける）に基づいて行なわれるが、■型への再ア
サインはそれぞれについての競合チエツクを容易にする
とともに、プローブピンあるいはテスターピン（ドライ
バ／センサ）の増加を抑える有効な方法といえる。

第６図は、上述した基本的な手順に基づく再アサイン処
理を説明するフローチャートである。

図において、各ファイルＢ（Ｋ）（Ｋ＝１．２゜・・・
、ＭＡＸＡ）について、それぞれ格納されているブロッ
ク数をチエツクする。ブロック数が２の場合には再アサ
イン処理■（第７図）へ移行し、ブロック数が３の場合
には再アサイン処理■（第８図）へ移行し、ブロック数
が４以上でブロック（１）とブロック（２）のＸＹ座標
値が一致している場合（Δスタート型）には再アサイン
処理■（第９図）へ移行し、ブロック数が４以上でブロ
ック（１）とブロック（２）のＸＹ座標値が不一致の場
合（■スタート型）には再アサイン処理■（第１０図）
へ移行し、それ以外の場合には（ブロック数０）には次
のファイルへのチエツクに移る。なお、ブロック（１）
、ブロック（２）は、ファイルＢ　（１）への格納順を
示す。

すべてのファイルＢ　（Ｋ）についてのチエツクが終了
した後には、各ブロックデータのテスターピン番号を元
のＡＴＧファイルに還元し、所定のエラーチエツクを行
なって終了する。

ブロック数が２の場合の再アサイン処理■は、第７図に
おいて、まずブロック（１）とブロック（２）のＸＹ座
標値が一致しているか否かを判断し、−致している場合
にはＡ型（第５図（１））であるので、ＰＴＡ側のワイ
ヤリングを外しＰＴＢ側のワイヤリングに重ねる再アサ
イン（ブロックＰ　Ｔ　Ａ　（１）のテスターピン番号
Ａ１を８２に変更）を行ない、後述する再アサインチエ
ツクによりエラー発生を調べる。エラーがあれば、ＰＴ
Ｂ側のワイヤリングを外しＰＴＡ側のワイヤリングに重
ねる再アサイン（ブロックＰ　Ｔ　Ｂ　（１）のテスタ
ーピン番号Ｂ２をＡ１に変更）を行ない、同様に再アサ
インチエツクによりエラー発生を調べる。

ここで、エラーがあれば再アサインを行なわず元の状態
に戻す。

また、ブロック（１）とブロック（２）のＸＹ座標値が
不一致で、かつテスタービン番号が一致している場合に
はＶ型（第５図（力）であるので、その場合には再アサ
インを行なわない。

なお、各再アサインチエツクでエラー発生がない場合、
あるいは再アサインを行なわない場合、あるいはΔ型お
よびＶ型でもないときには、所定のエラーチエツクを行
ない、それぞれ再アサイン処理を終了して第６図に示す
次のファイルのブロック数のチエツクに移行する（ＣＯ
ＮＴＩＮｔｌＥ■）。

ブロック数が３の場合の再アサイン処理■は、第８図に
おいて、まずブロック（１）とブロック（２）のＸＹ座
標値が一致しているか否かを判断し、致している場合（
第５図（２））には、ブロック（２）のワイヤリングを
外しブロック（１）のワイヤリングに重ねる再アサイン
を行ない、再アサインチエツクによりエラー発生を調べ
る。エラーがあれば、ブロック（１）およびブロック（
２）をともに空きテスタービンに再アサインし、同様の
再アサインチエツクによるエラー発生がなくなるまで、
他の空きテスターピンへの再アサインを繰り返す。エラ
ーの発生がない状態で再アサイン処理を終了し、第６図
に示す次のファイルのブロック数のチエツクに移行する
（ＣＯＮＴＩＮＵＥ■）。

また、ブロック（２）とブロック（３）のＸＹ座標値が
一致の場合（第５図（８））には、ブロック（２）のワ
イヤリングを外しブロック（３）のワイヤリングに重ね
る再アサインを行ない、以下同様に破線で示す＊１の処
理をブロック（２）とブロック（３）との間で行なう。

ブロック数が４以上でブロック（１）とブロック（２）
のＸＹ座標値が一致の場合（Ａスタート型、第５図（３
）〜（６））の再アサイン処理■は、第９図において、
ブロック（ｉ＋１）（ｉは１．３．・・・、ブロック数
）のワイヤリングを外しブロック（１）のワイヤリング
に重ねる再アサインを行ない、再アサインチエツクによ
りエラー発生を調べる。エラーがあれば、ブロック（ｉ
）およびブロック（ｉ＋１）をともに空きテスターピン
に再アサインし、同様の再アサインチエツクによるエラ
ー発生がなくなるまで、他の空きテスターピンへの再ア
サインを繰り返す。エラーの発生がない状態で再アサイ
ン処理を終了し、第６図に示す次のファイルのブロック
数のチエツクに移行する（ＣＯＮＴＩＮＵＦ！■）。

ブロック数が４以上でブロック（１）とブロック（２）
のＸＹ座標値が不一致の場合（■スタート型、第５図（
９）〜０２））の再アサイン処理■は、第１０図におい
て、まずブロック（２）とブロック（３）のワイヤリン
グをともに空きテスターピンに再アサインし、同様の再
アサインチエツクによるエラー発生がなくなるまで、他
の空きテスターピンへの再アサインを繰り返す。

さらに、ブロック数が５以上の場合には、ブロック（ｉ
＋１）（ｉは４，６．・・・、）゛ロック数）のワイヤ
リングに対して、第９図に破線で示す＊２の処理を行な
う。

第１１図は、上述した手順に従った再アサインチエツク
処理を説明するフローチャートである。

図において、まず素子内チエツクにより、再アサインの
ブロックが同一素子内に存在するが否がが判断され、存
在するときにエラー発生（検査不能）とする。

次に、前段チエツクにより、再アサインのブロックが前
段素子に存在するか否かが判断され、存在するときにエ
ラー発生（検査不能）とする。

次に、後段チエツクにより、再アサインのブロックが後
段素子に存在するか否がが判断され、存在するときにエ
ラー発生（検査不能）とする。

なお、いずれのチエツクにおいても再アサインのブロッ
クが存在しない場合には、再アサインの成功を示しエラ
ーなしとする。

〔発明の効果〕

上述したように、本発明によれば、ビンアサインが競合
が再アサインにより解消できるので、複数のプリント板
で試験用治具を共有することが可能となり、試験用治具
における大幅なコストの低減を実現することができる。

また、複数のプリント板でプローブビンおよびテスター
ピンを共有する方向（■型ワイヤリングパターン）に再
アサインが行なわれ、試験用治具のプローブビンあるい
はマルチプレクサのテスタービンの数を最小限に抑える
ことができるので、プリント板試験におけるメンテナン
スも容易になり、実用的には極めて有用である。

【図面の簡単な説明】 第１図は本発明の原理ブロック図、 第２図は本発明方式処理手順の一実施例を説明するフロ
ーチャート、 第３図はピンファイルの一例を示す図、第４図は複合ワ
イヤリングチェック処理を説明するフローチャート、 第５図は複合ワイヤリングに対する本発明方式の再アサ
イン例を示す図、 第６図は再アサイン処理を説明するフローチャート、 第７図は再アサイン処理■を説明するフローチャート、 第８図は再アサイン処理■を説明するフローチャート、 第９図は再アサイン処理■を説明するフローチャート、 第１０図は再アサイン処理■を説明するフローチャート
、 第１１図は再アサインチエツク処理を説明するフローチ
ャート、 第１２図はマルチプレクサ方式ＩＣＴの接続状態を説明
する図、 第１３図はマルチプレクサ方式の特徴を説明する図、第
１４図は各素子とプローブピンとの対応関係を示す図、 第１５は各プリント板における素子配置状態を示す図、 第１６回はプローブピンに対するドライバ／センサ側か
らみたビンアサインの一例を示す図、第１７図は試験用
治具を共有する場合に発生するワイヤリングパターンを
示す図である。 図において、 １１は複合ワイヤリングチェック処理部、は再アサイン
処理部、 はマルチプレクサ、 はテスターピン、 はリード線、 は試験用治具、 はプローブビン、 はドライバ／センサ、 は被試験プリント板、 は被試験ポイントである。 本発明原理ブロック図 第１図 本発明方式処理手順の一実施例 再アサ イン処理 第 図 Δスタート型 ブロック数２ ブロック数３ ブロック数４ ブロック数５ ブロック数６ ■スタート型 集 ブロック数２ プロ７り数３ ブロック数４ ブロック数５ ブロック数６ Ｄ 複合ワイヤリングに対する本発明方式の再アサイン例ｊ
＠５図 ブロック数７ ブロック数７ 再アサインチエツク処理 第１１図 マルチプレクサ方式ＩＣＴの接続状態 第１２図 ＴＡ ＰＴＢ マルチプレクサ方式の特徴を説明する図第１３図 各プリント板における素子配置状態 第１５図 各素子とプローブビンとの対応関係 第１４図 プローブビンに対するドライバ／センサ側からみたビン
アサインの一例プローブビン プローブビン プローブビン テスタービン テスタービン テスタービン プローブビン テスタービン 試験用治具を共有する場合に発生するワイヤリング）＜
ターン第１７図

Claims (1)

【特許請求の範囲】
1. （１）複数のプリント板に対応して各ピンアサインのデ
   ータがそれぞれ格納される複数のファイルから各ピンア
   サインのデータを取り込み、ピンアサインの競合箇所を
   検出して複合ワイヤリングになっているピンアサインを
   特定する複合ワイヤリングチェック処理部（１１）と、 この複合ワイヤリングになっているピンアサインから複
   合ワイヤリングを解消する所定のピンアサインを特定し
   、その再アサインを行ない前記各ファイルを更新する再
   アサイン処理部（１３）とを備えたことを特徴とするプ
   リント板試験用治具の共有化方式。