JPH02134826A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02134826A JPH02134826A JP28945388A JP28945388A JPH02134826A JP H02134826 A JPH02134826 A JP H02134826A JP 28945388 A JP28945388 A JP 28945388A JP 28945388 A JP28945388 A JP 28945388A JP H02134826 A JPH02134826 A JP H02134826A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- source
- electrode
- wiring layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000011229 interlayer Substances 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 229920005591 polysilicon Polymers 0.000 abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 239000000758 substrate Substances 0.000 abstract description 10
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 150000002500 ions Chemical class 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 230000035515 penetration Effects 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000011734 sodium Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001687 destabilization Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体装置に関し、特に、ポリシリコンゲート
を有する横型ＭＯＳＦＥＴが集積された半導体集積回路
装置（ＭＯＳ ＩＣ）に関する。
を有する横型ＭＯＳＦＥＴが集積された半導体集積回路
装置（ＭＯＳ ＩＣ）に関する。
［従来の技術］
従来、集積化されたＭＯＳ ＦＥＴの構造は、例えば、
第５図のようになっていた。この従来例は、Ｎ型シリコ
ン基板１の主面にソースおよびドレインとなるＰ１型拡
散層２が形成され、さらに、ゲート絶縁酸化膜３、ゲー
トポリシリコン４、層間絶縁膜５、配線層６、カバー保
護膜７が形成されている。
第５図のようになっていた。この従来例は、Ｎ型シリコ
ン基板１の主面にソースおよびドレインとなるＰ１型拡
散層２が形成され、さらに、ゲート絶縁酸化膜３、ゲー
トポリシリコン４、層間絶縁膜５、配線層６、カバー保
護膜７が形成されている。
ＭＯＳトランジスタにおいて、チャネル領域の界面の特
性は非常に重要であり、ナトリウム（Ｎａ）イオン等に
よるＭＯＳトランジスタの界面の不安定化を防止する技
術として、絶縁膜の種類や構造を最適化するものが知ら
れている。
性は非常に重要であり、ナトリウム（Ｎａ）イオン等に
よるＭＯＳトランジスタの界面の不安定化を防止する技
術として、絶縁膜の種類や構造を最適化するものが知ら
れている。
［発明が解決しようとする課題］
上述した従来のＭＯ５集積回路装置は、配線層上部の保
護膜としてＰＳＧ膜を使用した場合、製造終了後の実際
の使用環境において、パッケージ内に侵入して来た水素
が集積回路チップ内にまで侵入し、チップ内に侵入した
水素は１１１イオンとなり、実使用状態でネガティブに
バイアスされるＰチャネルトランジスタのゲートに電解
により引きよせられ、ゲート直下のゲート酸化膜とシリ
コン基板の界面で基板側のシリコン結晶構造にトラップ
される（第５図）。ここで、■＋イオンより放出された
ホールがゲート酸化膜中にトラップされてＰチャネルト
ランジスタのしきい値電圧（ＶＴ）をシフトさせること
が知られており、特に、アナログ回路において、ｖ７の
シフトによる回路特性への悪影響が問題となっていた。
護膜としてＰＳＧ膜を使用した場合、製造終了後の実際
の使用環境において、パッケージ内に侵入して来た水素
が集積回路チップ内にまで侵入し、チップ内に侵入した
水素は１１１イオンとなり、実使用状態でネガティブに
バイアスされるＰチャネルトランジスタのゲートに電解
により引きよせられ、ゲート直下のゲート酸化膜とシリ
コン基板の界面で基板側のシリコン結晶構造にトラップ
される（第５図）。ここで、■＋イオンより放出された
ホールがゲート酸化膜中にトラップされてＰチャネルト
ランジスタのしきい値電圧（ＶＴ）をシフトさせること
が知られており、特に、アナログ回路において、ｖ７の
シフトによる回路特性への悪影響が問題となっていた。
この問題に関する文献としては、例えば、ｒｓＥｃＯＮ
ＤＡＲＹＳＬＯＷＴＲＡＰＩＮＧ−八ＮＥＷＭＯＩＳＴ
ＵＲＥＩＮＤＵ（：ＥＤ ｌＮ５ＴＡＢ［Ｌ１１’Ｙ
ＰＨＥＮＯＭＥＮＯＮ ＩＮ ５ＣＡＬＥＤ［：ＭＯＳ
ＤＥＶＩＣＥＳＪ （Ｍ、Ｎ０ＹＯＲＩ、Ｔ、ｌ５Ｉ
ＨＡＲＡ、１１．ＨＩＧＵ（：Ｈｌ。
ＤＡＲＹＳＬＯＷＴＲＡＰＩＮＧ−八ＮＥＷＭＯＩＳＴ
ＵＲＥＩＮＤＵ（：ＥＤ ｌＮ５ＴＡＢ［Ｌ１１’Ｙ
ＰＨＥＮＯＭＥＮＯＮ ＩＮ ５ＣＡＬＥＤ［：ＭＯＳ
ＤＥＶＩＣＥＳＪ （Ｍ、Ｎ０ＹＯＲＩ、Ｔ、ｌ５Ｉ
ＨＡＲＡ、１１．ＨＩＧＵ（：Ｈｌ。
＋９８２１ＥＥＥ／ＰＲＯＣＣＩ＋１７２７−７／８２
１００００−０．、−＄００．７５）がある。この文献
の中では、従来構造のＭＯＳ ｔ−ランジスタでチャネ
ル長２−のケートに一１０Ｖのバイアスを印加したＰチ
ャネルトランジスタが、１５（１℃で１０００時間経過
した後、約３０１ｎｖｖＴがシフトすることか報告され
ている。
１００００−０．、−＄００．７５）がある。この文献
の中では、従来構造のＭＯＳ ｔ−ランジスタでチャネ
ル長２−のケートに一１０Ｖのバイアスを印加したＰチ
ャネルトランジスタが、１５（１℃で１０００時間経過
した後、約３０１ｎｖｖＴがシフトすることか報告され
ている。
［課題を解決するための手段］
本発明の半導体装置は、横型ＭＯ３ＦＦ、Ｔを打する半
導体装置において、 該横型ＭＯＳＦＥＴのソース電極およびトレイン電極の
一部が、層間絶縁膜を介してそれらの下方に位置するゲ
ート電極と重なりを（了していることを特徴とする。
導体装置において、 該横型ＭＯＳＦＥＴのソース電極およびトレイン電極の
一部が、層間絶縁膜を介してそれらの下方に位置するゲ
ート電極と重なりを（了していることを特徴とする。
［作 用］
ゲートポリシリコンをソース配線層およびドレイン配線
層でシールドすることにより、イオン等の侵入を阻１１
−１でき、しきい値電圧のシフトを防止できる。
層でシールドすることにより、イオン等の侵入を阻１１
−１でき、しきい値電圧のシフトを防止できる。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体装置の一実施例の断面図、第２
図は第１図に示されるＭＯＳトランジスタの平面図であ
る。
図は第１図に示されるＭＯＳトランジスタの平面図であ
る。
本実施例は、Ｎ型シリコン基板１と、Ｐ型ＭＯＳトラン
ジスタのソースおよびドレインとなるＰ９半導体層２と
、ゲート絶縁酸化Ｊ１５！ ３と、ゲートポリシリコン
４と、層間絶縁１１！；！ ５と、配線層６と、カバー
保護膜７とからなっている。本実施例はゲートポリシリ
コン４をマスクとしてソース、トレインＰ９型拡散層２
を形成した後、層間絶縁膜５を形成し、トランジスタ相
互間の接続のためのコンタクトホールを形成して、その
上に配線層を形成する工程で、シリコン基板上のトラン
ジスタのソースおよびトレイン電極部の配線層によりゲ
ートポリシリコント、特にゲート電極のエツジ部分を製
造工程の目合せ等の精度を考慮して０．２μｍ程度オー
バーラツプさせる。
ジスタのソースおよびドレインとなるＰ９半導体層２と
、ゲート絶縁酸化Ｊ１５！ ３と、ゲートポリシリコン
４と、層間絶縁１１！；！ ５と、配線層６と、カバー
保護膜７とからなっている。本実施例はゲートポリシリ
コン４をマスクとしてソース、トレインＰ９型拡散層２
を形成した後、層間絶縁膜５を形成し、トランジスタ相
互間の接続のためのコンタクトホールを形成して、その
上に配線層を形成する工程で、シリコン基板上のトラン
ジスタのソースおよびトレイン電極部の配線層によりゲ
ートポリシリコント、特にゲート電極のエツジ部分を製
造工程の目合せ等の精度を考慮して０．２μｍ程度オー
バーラツプさせる。
第３図は本発明の半導体装置の他の実施例の断面図、第
４図は第３図に示されるＭＯＳトランジスタの平面図で
ある。
４図は第３図に示されるＭＯＳトランジスタの平面図で
ある。
半導体装置の構成要素は前述の実施例と同様である。
本実施例は、シリコン基板−トのＭＯＳトランジスタの
ソースおよびドレインに配線層とのコンタクトが無い場
合の実施例を示す。Ｍｏｓ トランジスタのソースおよ
びドレインに配線層のコンタクトが無い場合は、付近を
通る配線層を旧記ＭＯＳトランジスタのゲートポリシリ
コン上、特にゲート電極のエッチ部分を０．２ｕ１程度
オーバーラツプさせるように形成する。
ソースおよびドレインに配線層とのコンタクトが無い場
合の実施例を示す。Ｍｏｓ トランジスタのソースおよ
びドレインに配線層のコンタクトが無い場合は、付近を
通る配線層を旧記ＭＯＳトランジスタのゲートポリシリ
コン上、特にゲート電極のエッチ部分を０．２ｕ１程度
オーバーラツプさせるように形成する。
このほかにも、２層以上の多層配線層の構造を持つ場合
には、２層目以上の配線層でゲートポリシリコンをオー
バーラツプさせる応用例も考えられる。
には、２層目以上の配線層でゲートポリシリコンをオー
バーラツプさせる応用例も考えられる。
［発明の効果］
以ト説明したように本発明は、ＭＯＳ トランジスタの
ゲートポリシリコン上を、ソースおよびドレイン電極部
の配線層でオーバーラツプさせ、ゲートポリシリコンを
配線層でシールドすることにより、しきい値電圧のシフ
トを防止できる効果がある。特に、しきい値電圧のシフ
トで性能が大きく変化するアナログ回路における特性お
よび信頼性の改善が期待される。
ゲートポリシリコン上を、ソースおよびドレイン電極部
の配線層でオーバーラツプさせ、ゲートポリシリコンを
配線層でシールドすることにより、しきい値電圧のシフ
トを防止できる効果がある。特に、しきい値電圧のシフ
トで性能が大きく変化するアナログ回路における特性お
よび信頼性の改善が期待される。
第１図は本発明の半導体装置の一実施例の断面図、第２
図は第１図に示されるＭＯＳトランジスタの平面図、第
３図は本発明の半導体装置の他の実施例の断面図、第４
図は第３図に示されるＭＯＳトランジスタの平面図、第
５図は従来例の断面図である。 １・・・Ｎ型シリコン基板、 ２・・・ｐ”型拡散層、 ３・・・ゲート絶縁酸化膜、 ４・・・ゲートポリシリコン、 ５・・・層間絶縁膜、 ６・・・配線層、 ７・・・カバー保護膜、 ＩＯ・・・拡散層コンタクトホール、 １１・・・ゲートコンタクトホール。
図は第１図に示されるＭＯＳトランジスタの平面図、第
３図は本発明の半導体装置の他の実施例の断面図、第４
図は第３図に示されるＭＯＳトランジスタの平面図、第
５図は従来例の断面図である。 １・・・Ｎ型シリコン基板、 ２・・・ｐ”型拡散層、 ３・・・ゲート絶縁酸化膜、 ４・・・ゲートポリシリコン、 ５・・・層間絶縁膜、 ６・・・配線層、 ７・・・カバー保護膜、 ＩＯ・・・拡散層コンタクトホール、 １１・・・ゲートコンタクトホール。
Claims (1)
- １、横型ＭＯＳＦＥＴを有する半導体装置において、該
横型ＭＯＳＦＥＴのソース電極およびドレイン電極の一
部が、層間絶縁膜を介してそれらの下方に位置するゲー
ト電極と重なりを有していることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28945388A JPH02134826A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28945388A JPH02134826A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02134826A true JPH02134826A (ja) | 1990-05-23 |
Family
ID=17743459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28945388A Pending JPH02134826A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02134826A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7841314B2 (en) | 2004-12-27 | 2010-11-30 | Kobelco Construction Machinery Co., Ltd. | Cooling structure of construction machine |
-
1988
- 1988-11-15 JP JP28945388A patent/JPH02134826A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7841314B2 (en) | 2004-12-27 | 2010-11-30 | Kobelco Construction Machinery Co., Ltd. | Cooling structure of construction machine |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920008966A (ko) | 반도체장치 | |
| JPS6134967A (ja) | Ｖｌｓｉ集積回路装置用の入力保護構成体 | |
| KR930017188A (ko) | 전계효과 트랜지스터 및 그 제조방법 | |
| KR940008730B1 (ko) | 반도체장치 | |
| KR940004807A (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| JPH02134826A (ja) | 半導体装置 | |
| JPS618969A (ja) | 半導体集積回路装置 | |
| JPS6119174A (ja) | 半導体装置 | |
| KR950002013A (ko) | 박막 트랜지스터를 포함하는 반도체 장치와 그 제조방법 | |
| JPS63158866A (ja) | 相補形半導体装置 | |
| JP2978504B2 (ja) | Ｍｏｓトランジスタ | |
| JPS60249366A (ja) | 半導体装置 | |
| JPS61207051A (ja) | 半導体装置 | |
| KR102819028B1 (ko) | 반도체 소자 | |
| JPS63152168A (ja) | 半導体装置 | |
| JPH1065157A (ja) | 半導体装置 | |
| KR900003974A (ko) | 반도체장치의 제조방법 | |
| JP2864499B2 (ja) | 電界効果型薄膜トランジスタ | |
| KR950010138A (ko) | 엠엔오에스(mnos)형 반도체장치 | |
| JPS6246572A (ja) | 半導体装置の製造方法 | |
| JPS61231764A (ja) | 半導体装置 | |
| JPS60154671A (ja) | 半導体装置 | |
| JPH02220470A (ja) | 半導体装置 | |
| JPH09153615A (ja) | 高耐圧半導体装置 | |
| JPS61290752A (ja) | 半導体集積回路装置 |