JPS60249366A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60249366A JPS60249366A JP59104521A JP10452184A JPS60249366A JP S60249366 A JPS60249366 A JP S60249366A JP 59104521 A JP59104521 A JP 59104521A JP 10452184 A JP10452184 A JP 10452184A JP S60249366 A JPS60249366 A JP S60249366A
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- JP
- Japan
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- layer
- semiconductor
- semiconductor layer
- conductivity type
- field effect
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は絶縁ゲート形電界効果トランジスタ（ＭＯＳ
ＦＥＴ）に係り、特にそのオン抵抗（ＭＯＳ ＦＥＴが
オン状態の時のドレイン、ソース間の抵抗をいう。）を
低下させることに好適なデバイス構造に関する。
ＦＥＴ）に係り、特にそのオン抵抗（ＭＯＳ ＦＥＴが
オン状態の時のドレイン、ソース間の抵抗をいう。）を
低下させることに好適なデバイス構造に関する。
第１図はＰ形基板１と素子分離用Ｐ形波散Ｎ４で囲まれ
たＮ形エピタキシャル層３内に高濃度Ｎ形波散層１０Ｘ
をドレインとし、Ｐｏ１ｙＳｉ７をゲートとしＰ形波散
層８をチャネルとし、このチャネルと高濃度Ｎ形波散層
１０ＹをＡρ電極１１で短絡し、ソースとした従来の横
形絶縁ゲート形電界効果トランジスタの構造断面図であ
る。この素子の主要電流通路はＳｉ表面（図中の矢印α
）であり、Ｓ’ｉ表面から離れた通路βを流れる電流成
分は少ない。すなわち、エピタキシャル層の厚さＬＥＰ
を大きくすることは、基板・ソース間及び基板・ドレイ
ン間の耐圧向上には効果があっても、トランジスタのオ
ン抵抗低下効果は小さいという欠点があった。
たＮ形エピタキシャル層３内に高濃度Ｎ形波散層１０Ｘ
をドレインとし、Ｐｏ１ｙＳｉ７をゲートとしＰ形波散
層８をチャネルとし、このチャネルと高濃度Ｎ形波散層
１０ＹをＡρ電極１１で短絡し、ソースとした従来の横
形絶縁ゲート形電界効果トランジスタの構造断面図であ
る。この素子の主要電流通路はＳｉ表面（図中の矢印α
）であり、Ｓ’ｉ表面から離れた通路βを流れる電流成
分は少ない。すなわち、エピタキシャル層の厚さＬＥＰ
を大きくすることは、基板・ソース間及び基板・ドレイ
ン間の耐圧向上には効果があっても、トランジスタのオ
ン抵抗低下効果は小さいという欠点があった。
第２図に従来のＩＣ化した縦形絶縁ゲート形電界効果ト
ランジスタを示した。この素子の場合には、ドレイン電
極から拡散させた高濃度Ｎ膨拡散層５と高濃度Ｎ形埋込
層２により、主要電流通路は図中に示したβとなリドレ
イン・ソース間のＳｉ表面近傍はドレイン・ソース間の
耐圧確保のためにのみ寄与し、電流通路としての寄与は
少なく、オン抵抗低下効果は小さいという欠点があった
。
ランジスタを示した。この素子の場合には、ドレイン電
極から拡散させた高濃度Ｎ膨拡散層５と高濃度Ｎ形埋込
層２により、主要電流通路は図中に示したβとなリドレ
イン・ソース間のＳｉ表面近傍はドレイン・ソース間の
耐圧確保のためにのみ寄与し、電流通路としての寄与は
少なく、オン抵抗低下効果は小さいという欠点があった
。
ＤＳＡ−ＭＯＳに関して、述べているものとしては、特
公昭４９−３３２２９号公報がある。
公昭４９−３３２２９号公報がある。
本発明の目的は、低オン抵抗の絶縁ゲート形電界効果ト
ランジスタを提供することにある。
ランジスタを提供することにある。
本発明では、絶縁ゲート形電界効果トランジスタにおい
て、耐圧確保のためにのみ寄与し、電流通路としての寄
与が少ない領域の割合を従来より少なくすることにより
、トランジスタの低オン抵抗化をはかつている。
て、耐圧確保のためにのみ寄与し、電流通路としての寄
与が少ない領域の割合を従来より少なくすることにより
、トランジスタの低オン抵抗化をはかつている。
以下、本発明の実施例を参照して説明する。
第３図は本発明による絶縁ゲート形電界効果トランジス
タの第１の実施例を示した構成断面図である。第１図に
示した従来構造との相違点はドレイン電極下の深い高濃
度Ｎ膨拡散層５と高濃度Ｎ形埋込層２を設けである点で
ある。このため、従来の横形絶縁ゲート電界効果トラン
ジスタでは電流通路として主要な役割を果していなかっ
た電流通路βも電流通路αと同様に主要電流通路となり
。
タの第１の実施例を示した構成断面図である。第１図に
示した従来構造との相違点はドレイン電極下の深い高濃
度Ｎ膨拡散層５と高濃度Ｎ形埋込層２を設けである点で
ある。このため、従来の横形絶縁ゲート電界効果トラン
ジスタでは電流通路として主要な役割を果していなかっ
た電流通路βも電流通路αと同様に主要電流通路となり
。
オン抵抗を従来より格段に低下させられる。
第４図は第３図に示した本発明の第１の実施例をさらに
詳しく説明するために、横方向の拡散法がりを考慮した
図である。点Ａはたとえば１０００人程度０ゲート酸化
膜のドレイン側の終端で酸化膜とＳｉの境界の点である
。点Ａからチャネル拡散層８までの表面はＰｏ１ｙ Ｓ
ｉゲート７に正の電圧が印加された時、ゲートの影響で
他のエピタキシャル領域３より抵抗が十分低い。点Ｂは
高濃度Ｎ膨拡散層５の横方向法がりの端で酸化膜６とＳ
ｉの界面の点である。この点ではＮ膨拡散層５の不純物
濃度とエピタキシャル層３の不純物濃度が等しい。
詳しく説明するために、横方向の拡散法がりを考慮した
図である。点Ａはたとえば１０００人程度０ゲート酸化
膜のドレイン側の終端で酸化膜とＳｉの境界の点である
。点Ａからチャネル拡散層８までの表面はＰｏ１ｙ Ｓ
ｉゲート７に正の電圧が印加された時、ゲートの影響で
他のエピタキシャル領域３より抵抗が十分低い。点Ｂは
高濃度Ｎ膨拡散層５の横方向法がりの端で酸化膜６とＳ
ｉの界面の点である。この点ではＮ膨拡散層５の不純物
濃度とエピタキシャル層３の不純物濃度が等しい。
点Ｃは点Ａ直下のエピタキシャル層３とＮ形埋込層２の
境界点である。この点ではＮ形埋込層の不純物濃度とエ
ピタキシャル層の不純物濃度が等しい。Ｌｌは点Ａと点
Ｂの距離、Ｌ２は点Ａと点Ｃの距離である。Ｎ形不純物
層５とＮ形埋込層２はエピタキシャル層３に比べ抵抗率
が十分低いため、電流通路αとβの抵抗は各々、Ｌｉと
Ｌ２で決まる。ＬｉとＬ２の値は要求耐圧を満足する範
囲で、できるだけ小さくし、Ｌ１８Ｌ２と設定した場合
に本発明の特徴を有効に発揮させることができる。
境界点である。この点ではＮ形埋込層の不純物濃度とエ
ピタキシャル層の不純物濃度が等しい。Ｌｌは点Ａと点
Ｂの距離、Ｌ２は点Ａと点Ｃの距離である。Ｎ形不純物
層５とＮ形埋込層２はエピタキシャル層３に比べ抵抗率
が十分低いため、電流通路αとβの抵抗は各々、Ｌｉと
Ｌ２で決まる。ＬｉとＬ２の値は要求耐圧を満足する範
囲で、できるだけ小さくし、Ｌ１８Ｌ２と設定した場合
に本発明の特徴を有効に発揮させることができる。
第５図は本発明の第２の実施例を示した構造断面図であ
る。本実施例では、ドレイン電極下の高濃度Ｎ膨拡散層
５がＮ形埋込層２に達していない場合を示した。点Ａ、
Ｂ、Ｃおよび距離Ｌ１゜Ｌ２の定義は第４図の説明と同
じである。点りはドレイン直下のＮ膨拡散層５とエピタ
キシャル層３の境界点である。この点では、Ｎ膨拡散層
の不純物濃度とエピタキシャル層３の不純物濃度が等し
い。点ＥはＮ形埋込層２とエピタキシャル層３の境界点
である。この点ではＮ形埋込層の不純物濃度とエピタキ
シャル層の不純物濃度が等しい。
る。本実施例では、ドレイン電極下の高濃度Ｎ膨拡散層
５がＮ形埋込層２に達していない場合を示した。点Ａ、
Ｂ、Ｃおよび距離Ｌ１゜Ｌ２の定義は第４図の説明と同
じである。点りはドレイン直下のＮ膨拡散層５とエピタ
キシャル層３の境界点である。この点では、Ｎ膨拡散層
の不純物濃度とエピタキシャル層３の不純物濃度が等し
い。点ＥはＮ形埋込層２とエピタキシャル層３の境界点
である。この点ではＮ形埋込層の不純物濃度とエピタキ
シャル層の不純物濃度が等しい。
Ｌ３は点りと点Ｅの距離で、Ｎ膨拡散層５とＮ形埋込層
２の最短距離を示している。本実施例でも第３図に示し
たαとβの電流通路が考えることができ、特にＬｉｚＬ
ｚ ＋Ｌ３と設定した場合にはこの２つの電流通路を有
効に利用することができるためオン抵抗を下げることが
可能である。
２の最短距離を示している。本実施例でも第３図に示し
たαとβの電流通路が考えることができ、特にＬｉｚＬ
ｚ ＋Ｌ３と設定した場合にはこの２つの電流通路を有
効に利用することができるためオン抵抗を下げることが
可能である。
第６図は本発明の第３の実施例を示した構造断面図であ
る。本実施例ではソースに対し、対称な構造にし、第３
図に示した実施例で有効なトランジスタ動作をさせてい
なかったソースの右側も有効に利用した実施例である。
る。本実施例ではソースに対し、対称な構造にし、第３
図に示した実施例で有効なトランジスタ動作をさせてい
なかったソースの右側も有効に利用した実施例である。
第７図は本発明の第４の実施例を示した構造断面図であ
る。本実施例では、ソースおよびチャネル領域直下近傍
のエピタキシャル層を厚くすることにより、素子分離用
Ｐ膨拡散層４とＮ膨拡散層５を深くせずに、耐圧に関係
が深い実効エピタキシャル層厚さＬ２を厚くしである。
る。本実施例では、ソースおよびチャネル領域直下近傍
のエピタキシャル層を厚くすることにより、素子分離用
Ｐ膨拡散層４とＮ膨拡散層５を深くせずに、耐圧に関係
が深い実効エピタキシャル層厚さＬ２を厚くしである。
この場合も第１の実施例及び第３の実施例とまったく同
様な理由によりＮ膨拡散層２と５を設けＬｌ ２Ｌ２と
設定することによりオン抵抗を低下させることができる
。
様な理由によりＮ膨拡散層２と５を設けＬｌ ２Ｌ２と
設定することによりオン抵抗を低下させることができる
。
第８図は本発明の第５の実施例を示した断面構造図であ
る。本実施例では、縦形絶縁ゲート形電界効果トランジ
スタの周辺部を第４の実施例で示した絶縁ゲート電界効
果トランジスタにし、チップ面積の有効利用を図り、オ
ン抵抗の低下、電流容量の向上を行っている。この場合
でも、電流通路β、γ１．γ２に対する主要抵抗領域長
が実効エピタキシャル層厚さＬＥＰＩ に等しいので、
ＬＢＰＩ郊Ｌ２と設定することにより従来の縦形絶縁ゲ
ート形電界効果トランジスタに比べ、周辺部の電流通路
の成分だけ電流容量の増加とオン抵抗の低下を行なえる
。
る。本実施例では、縦形絶縁ゲート形電界効果トランジ
スタの周辺部を第４の実施例で示した絶縁ゲート電界効
果トランジスタにし、チップ面積の有効利用を図り、オ
ン抵抗の低下、電流容量の向上を行っている。この場合
でも、電流通路β、γ１．γ２に対する主要抵抗領域長
が実効エピタキシャル層厚さＬＥＰＩ に等しいので、
ＬＢＰＩ郊Ｌ２と設定することにより従来の縦形絶縁ゲ
ート形電界効果トランジスタに比べ、周辺部の電流通路
の成分だけ電流容量の増加とオン抵抗の低下を行なえる
。
第９図は本発明の製造方法の例を第７図に示した実施例
について示した。まず、Ｐ形シリコン基板１に２０μｍ
程度のエツチング溝を形成後、２０Ω／口程度のＮ形埋
込層２を形成し、Ｎ形エピタキシャル層３を形成し平坦
化する。次に１５μｍ程度の浅い方のエピタキシャル領
域に基板まで達するように素子分離用Ｐ膨拡散層４と抵
抗低減のためのＮ膨拡散層５を形成する。その後、ゲー
ト酸化膜を形成する領域の酸化膜をエツチングし、そこ
に約１００００程度のゲート酸化膜を形成する（第９図
（ａ））、次に、３０００人程度０Ｐｏ１ｙ Ｓｉをデ
ポジションし、Ｐｏ１ｙ Ｓｉゲート７をパターン形成
する。その後、このＰｏ１ｙ Ｓｉとレジスト１４をマ
スクにして、ボロン等のＰ形イオン打込みをし、熱拡散
し、チャネル拡散層８を形成する（第９図（ｂ））。次
にＰ形波散層４とそのコンタクトをとる領域には高濃度
Ｐ形波散Ｍ９を形成後。
について示した。まず、Ｐ形シリコン基板１に２０μｍ
程度のエツチング溝を形成後、２０Ω／口程度のＮ形埋
込層２を形成し、Ｎ形エピタキシャル層３を形成し平坦
化する。次に１５μｍ程度の浅い方のエピタキシャル領
域に基板まで達するように素子分離用Ｐ膨拡散層４と抵
抗低減のためのＮ膨拡散層５を形成する。その後、ゲー
ト酸化膜を形成する領域の酸化膜をエツチングし、そこ
に約１００００程度のゲート酸化膜を形成する（第９図
（ａ））、次に、３０００人程度０Ｐｏ１ｙ Ｓｉをデ
ポジションし、Ｐｏ１ｙ Ｓｉゲート７をパターン形成
する。その後、このＰｏ１ｙ Ｓｉとレジスト１４をマ
スクにして、ボロン等のＰ形イオン打込みをし、熱拡散
し、チャネル拡散層８を形成する（第９図（ｂ））。次
にＰ形波散層４とそのコンタクトをとる領域には高濃度
Ｐ形波散Ｍ９を形成後。
ソース領域およびドレインのコンタクトをとる領域に高
濃度Ｎ形波散層ＬＯＸ、ＩＯＹを形成する。
濃度Ｎ形波散層ＬＯＸ、ＩＯＹを形成する。
この実施例ではＰｏ１ｙ Ｓｉ ７をマスクにして自己
整合で拡散層８とＩＯＹを形成しているためチャネル長
の制御性は良い（第９図（Ｃ））。この後は通常のパッ
シベーション膜の形成により酸化膜６を厚くし、コンタ
クトホト、第１層のＡＱ配線工程層間絶縁膜に形成、ス
ルホール形成、第２層のＡＱ配線工程を経て、第７図の
断面構造とする。
整合で拡散層８とＩＯＹを形成しているためチャネル長
の制御性は良い（第９図（Ｃ））。この後は通常のパッ
シベーション膜の形成により酸化膜６を厚くし、コンタ
クトホト、第１層のＡＱ配線工程層間絶縁膜に形成、ス
ルホール形成、第２層のＡＱ配線工程を経て、第７図の
断面構造とする。
本発明によれば、絶縁ゲート形電界効果トランジスタの
オン抵抗を、素子面積や素子耐圧をあまり犠牲にさせず
に低下させる効果がある。
オン抵抗を、素子面積や素子耐圧をあまり犠牲にさせず
に低下させる効果がある。
第１図は従来技術による横形絶縁ゲート形電界効果トラ
ンジスタの断面図、第２図は従来技術による縦形絶縁ゲ
ート形電界効果トランジスタの断面図、第３図乃至第８
図は各々本発明の絶縁ゲート形電界効果トランジスタの
実施例を示す断面図、第９図（ａ）〜（ｅ）は本発明の
絶縁ゲート形電界効果トランジスタ工程を工程順に示し
た断面図である。 １・・・Ｐ形基板、２・・・Ｎ形埋込層、３・・・Ｎ形
エピタキシャル層、４・・・Ｐ形素子分離拡散層、５・
・・Ｎ形波散層、６・・・絶縁層（ＳｉＯ２，Ｐ Ｓ
Ｇなど）、７・・・ゲート（Ｐｏｌｙ Ｓｉなど）、８
・・・Ｐ膨拡散層、９・・・Ｐ膨拡散層、ＩＯＸ、ＩＯ
Ｙ・・・Ｎ形波散層、１１・・・電極（八Ω）、１２・
・・層間絶縁層、１３・・・電極（ＡＱ）、１４・・・
レジスト。 第１図 第２図 篤 ３ 面 −ｐ （７５ 不 ４ 図 第 ５ 図 Ｚ 乙 図
ンジスタの断面図、第２図は従来技術による縦形絶縁ゲ
ート形電界効果トランジスタの断面図、第３図乃至第８
図は各々本発明の絶縁ゲート形電界効果トランジスタの
実施例を示す断面図、第９図（ａ）〜（ｅ）は本発明の
絶縁ゲート形電界効果トランジスタ工程を工程順に示し
た断面図である。 １・・・Ｐ形基板、２・・・Ｎ形埋込層、３・・・Ｎ形
エピタキシャル層、４・・・Ｐ形素子分離拡散層、５・
・・Ｎ形波散層、６・・・絶縁層（ＳｉＯ２，Ｐ Ｓ
Ｇなど）、７・・・ゲート（Ｐｏｌｙ Ｓｉなど）、８
・・・Ｐ膨拡散層、９・・・Ｐ膨拡散層、ＩＯＸ、ＩＯ
Ｙ・・・Ｎ形波散層、１１・・・電極（八Ω）、１２・
・・層間絶縁層、１３・・・電極（ＡＱ）、１４・・・
レジスト。 第１図 第２図 篤 ３ 面 −ｐ （７５ 不 ４ 図 第 ５ 図 Ｚ 乙 図
Claims (1)
- 【特許請求の範囲】 １、第１導電形の半導体基板上に第２導電形の第１半導
体層を設け、上記第１半導体層と上記半導体基板との界
面に第２導電形の第２半導体層（高濃度埋込層）を設け
、この第２半導体層の上方に絶縁ゲート形電界効果トラ
ンジスタのチャネル拡散層となる第１導電形の第３半導
体層と、その内側に設けられたリースとなる第２導電形
の第４半導体層を設け、上記第３導体層上の少なくとも
一部に絶縁ゲート形電界効果トランジスタのゲートとな
る導電性膜を、薄いゲート酸化膜を介して設け、上記第
１半導体層内のドレイン電極とり出し部に、ドレインコ
ンタクト用の第２導電形の第５半導体層より深い拡散層
である第２導電形の第６半導体層を設けたことを特徴と
する半導体装置。 ２、前記第６半導体層が前記第２半導体層に達するよう
に形成することを特徴とする特許請求の範囲第１項記載
の半導体装置。 ３、前記基板に溝を設け、この溝を包含して前記第２半
導体層が設けられ、半導体表面は平坦化しであることを
特徴とする特許請求の範囲第１項、第２項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104521A JPS60249366A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104521A JPS60249366A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60249366A true JPS60249366A (ja) | 1985-12-10 |
Family
ID=14382792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59104521A Pending JPS60249366A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249366A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62247558A (ja) * | 1986-01-30 | 1987-10-28 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | バイポ−ラ−接合トランジスタ−、ｃｍｏｓ及びｄｍｏｓトランジスタ−及び漏れの小さいダイオ−ドを含有するモノリチツクに集積された半導体デバイス、及びその製造方法 |
| US5449936A (en) * | 1991-11-25 | 1995-09-12 | Sgs-Thompson Microelectronics Srl | High current MOS transistor bridge structure |
| JP2008108887A (ja) * | 2006-10-25 | 2008-05-08 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2009117828A (ja) * | 2007-11-05 | 2009-05-28 | Dongbu Hitek Co Ltd | 垂直型及び水平型ゲートを有する半導体素子及び製造方法 |
| JP2015156429A (ja) * | 2014-02-20 | 2015-08-27 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
-
1984
- 1984-05-25 JP JP59104521A patent/JPS60249366A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62247558A (ja) * | 1986-01-30 | 1987-10-28 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | バイポ−ラ−接合トランジスタ−、ｃｍｏｓ及びｄｍｏｓトランジスタ−及び漏れの小さいダイオ−ドを含有するモノリチツクに集積された半導体デバイス、及びその製造方法 |
| US5449936A (en) * | 1991-11-25 | 1995-09-12 | Sgs-Thompson Microelectronics Srl | High current MOS transistor bridge structure |
| JP2008108887A (ja) * | 2006-10-25 | 2008-05-08 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2009117828A (ja) * | 2007-11-05 | 2009-05-28 | Dongbu Hitek Co Ltd | 垂直型及び水平型ゲートを有する半導体素子及び製造方法 |
| JP2015156429A (ja) * | 2014-02-20 | 2015-08-27 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
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