JPH02135870A - 信号処理装置 - Google Patents
信号処理装置Info
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- JPH02135870A JPH02135870A JP63287707A JP28770788A JPH02135870A JP H02135870 A JPH02135870 A JP H02135870A JP 63287707 A JP63287707 A JP 63287707A JP 28770788 A JP28770788 A JP 28770788A JP H02135870 A JPH02135870 A JP H02135870A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は文書画像の読み取り信号処理装置に係り、特に
光電変換センサを用いて読み取ったアナログ画像信号と
処理するのに好適な信号処理装置に関する。
光電変換センサを用いて読み取ったアナログ画像信号と
処理するのに好適な信号処理装置に関する。
従来の装置は特願昭５８−２０１０３８号や特願昭５８
−２０９００１号に記載のように、読み取ったアナログ
画像信号の途中に一部でも急な変化がある場合には、各
画素ごとに補正すべき信号を検出してこれを記。
−２０９００１号に記載のように、読み取ったアナログ
画像信号の途中に一部でも急な変化がある場合には、各
画素ごとに補正すべき信号を検出してこれを記。
憶し、本記憶した情報をもとに上記アナログ画像信号の
歪を補正する必要があった。
歪を補正する必要があった。
上記従来技術はアナログ画像信号に存在する急な変化の
ため全画素にわたり補正情報をメモリに一旦記憶する。
ため全画素にわたり補正情報をメモリに一旦記憶する。
そのためのメモリ容量はぼう大である。例えば１ライン
５に両系の画像信号の補正用に４ビツト（１６レベル）
で可能としても５ＫＸ４＝２０にビットものメモリが必
要である０本発明の目的は上記メモリ容量が小さくし、
かつアナログ画像信号に存在する複数の急な変化を補正
することのできる信号処理装置を提供することにある。
５に両系の画像信号の補正用に４ビツト（１６レベル）
で可能としても５ＫＸ４＝２０にビットものメモリが必
要である０本発明の目的は上記メモリ容量が小さくし、
かつアナログ画像信号に存在する複数の急な変化を補正
することのできる信号処理装置を提供することにある。
上記目的は複数の初期値メモリと初期値アドレスメモリ
を設置することによって達成される。
を設置することによって達成される。
初期値と初期値アドレスは上記アナログ画像信号が急に
変化する時の変化した値とそのアドレス（位置）である
。この値を記憶し、上記アナログ画像信号が入力すると
同期して、上記初期値と初期値アドレスを読み出し、上
記急な変化を補正する。こうすることによってメモリ容
量を小さくすることができる。例えば上記５に画素のア
ナログ画像信号中最大６４ケ所に急な変化があるとする
。
変化する時の変化した値とそのアドレス（位置）である
。この値を記憶し、上記アナログ画像信号が入力すると
同期して、上記初期値と初期値アドレスを読み出し、上
記急な変化を補正する。こうすることによってメモリ容
量を小さくすることができる。例えば上記５に画素のア
ナログ画像信号中最大６４ケ所に急な変化があるとする
。
初期値を６ビツトとして、アドレスは１３ビツト（５に
画素の各アドレスを表現するには２Ｂ、即ち１３ビツト
必要）であるから、６４ｘ （６＋１３）＝１，２１６
ビットでよいことになる。従来例の２０Ｋ ビット
に対し１／１６のメモリ容量である。
画素の各アドレスを表現するには２Ｂ、即ち１３ビツト
必要）であるから、６４ｘ （６＋１３）＝１，２１６
ビットでよいことになる。従来例の２０Ｋ ビット
に対し１／１６のメモリ容量である。
以下、本発明の一実施例を第１図により説明する。１は
初期値メモリ、２は初期値アドレスメモリ、３はピーク
ホールド回路、４はシェーディング検出回路、５はシェ
ーディングメモリ、６はＡＤ変換回路、７はセンサアド
レス カウンタ。
初期値メモリ、２は初期値アドレスメモリ、３はピーク
ホールド回路、４はシェーディング検出回路、５はシェ
ーディングメモリ、６はＡＤ変換回路、７はセンサアド
レス カウンタ。
８はデジタル コンパレータ、９はセンサ ドライバ、
１０はセンサである。第２図は本発明を説明するための
波形図である。ピークホールド回路３、シェーディング
検出回路４、シェーディングメモリ５、ＡＤ変換回路７
は従来例に述べられたものとほぼ同様な動作を実行する
。従来例では、センサ１０からのイメージ信号に含まれ
るシェーデイング歪を補正するのに、まず全自画像を読
み取りこのピーク値をピークホールド回路３で検出する
。次にイメージ信号の立上り部に相当する初期値をシェ
ーディング検出回路４で検出して初期値メモリ１に格納
する。続いてこの初期値をもとにシェーデイング歪をシ
ェーディング検出回路４で検出し、デジタル信号に変換
してシェーディングメモリ５に格納する。以上のごとく
して、シェーデイング歪信号を記憶するのであるが、第
２図に示すような各ブロックごとに急な変化を示すシェ
ーディング信号が存在する場合には、正確な補正が不可
能である。なぜならシェーディング検出回路４は追従形
ＡＤ変換回路が用いられ、シェーデイング歪の急な変動
には追従できない。このような追従形ＡＤ変換回路を用
いる理由はシェーディングメモリ５の容量を小さくする
ためである。
１０はセンサである。第２図は本発明を説明するための
波形図である。ピークホールド回路３、シェーディング
検出回路４、シェーディングメモリ５、ＡＤ変換回路７
は従来例に述べられたものとほぼ同様な動作を実行する
。従来例では、センサ１０からのイメージ信号に含まれ
るシェーデイング歪を補正するのに、まず全自画像を読
み取りこのピーク値をピークホールド回路３で検出する
。次にイメージ信号の立上り部に相当する初期値をシェ
ーディング検出回路４で検出して初期値メモリ１に格納
する。続いてこの初期値をもとにシェーデイング歪をシ
ェーディング検出回路４で検出し、デジタル信号に変換
してシェーディングメモリ５に格納する。以上のごとく
して、シェーデイング歪信号を記憶するのであるが、第
２図に示すような各ブロックごとに急な変化を示すシェ
ーディング信号が存在する場合には、正確な補正が不可
能である。なぜならシェーディング検出回路４は追従形
ＡＤ変換回路が用いられ、シェーデイング歪の急な変動
には追従できない。このような追従形ＡＤ変換回路を用
いる理由はシェーディングメモリ５の容量を小さくする
ためである。
従来例ではΔ変換を施してよりメモリ容量を小さくして
いる。
いる。
本発明は第２図に示すようなシェーデイング歪をもつイ
メージ信号にも対応できるようにしたものである。第２
図のようなイメージ信号は複数のＩＣドライバーで駆動
する密着センサ、あるいはＣＣＤ （Ｃｈａｒｇｅ Ｃ
ｏｕｐｌｅｄ Ｄｅｖｉｃｅ）ラインセンサを複数個並
べた密着センサなどで多く見られる。即ち各ＩＣドライ
バーごと、あるいは各ＣＣＤラインセンサ毎に出力波形
が変動する。以下本発明による一実施例の動作を説明す
る。
メージ信号にも対応できるようにしたものである。第２
図のようなイメージ信号は複数のＩＣドライバーで駆動
する密着センサ、あるいはＣＣＤ （Ｃｈａｒｇｅ Ｃ
ｏｕｐｌｅｄ Ｄｅｖｉｃｅ）ラインセンサを複数個並
べた密着センサなどで多く見られる。即ち各ＩＣドライ
バーごと、あるいは各ＣＣＤラインセンサ毎に出力波形
が変動する。以下本発明による一実施例の動作を説明す
る。
今、第２図に示すようなシェーデイング歪に急な変化を
含むイメージ信号が入力する場合を述へる。急な変化を
すると思われるセンサアドレスａｔ 、ａｚ・・・・・
・ａｎはあらかじめ予想できるため、外部回路から初期
値アドレスメモリ２に上記アドレスａｏ 、ａｌ 、ａ
ｍ・・・・・・ａｎ を書き込んでおく。
含むイメージ信号が入力する場合を述へる。急な変化を
すると思われるセンサアドレスａｔ 、ａｚ・・・・・
・ａｎはあらかじめ予想できるため、外部回路から初期
値アドレスメモリ２に上記アドレスａｏ 、ａｌ 、ａ
ｍ・・・・・・ａｎ を書き込んでおく。
上記イメージ信号が入力するとまずこのピーク値をピー
クホールド回路３で検出する。次にほぼ同じ波形のイメ
ージ信号を入力させる。ここまでは従来例と同一である
が、本発明においてはスイッチＳ１がピーク値側に接続
されＡＤ変換回路６とシェーディング検出回路５には同
じピーク値が入力される。上記ピーク値とシェーディン
グ検出回路４の入力電圧ＶＬＳ及びＡＤ変換回路５の入
力電圧ＶＬ、Ａとはそれぞれの基準電圧である。即ち本
基準電圧の間でイメージ信号入力をデジタル信号に変換
する。言い換えればシェーディング検出回路４とＡＤ変
換回路５でデジタル信号に変換されたイメージ信号を同
じにするには、ピーク値入力と電圧ＶＬＳ、 ＶＬ＾を
調整すればよい。またＡＤ変換回路６は並列形あるいは
逐次比較形のＡＤ変換方式が用いられ、入力イメージ信
号の各画素をデジタル信号に変換する速度を有する。本
デジタル信号を全て記憶して、シェーディング検出回路
４に出力すれば、各画素ごとの歪補正が可能である。
クホールド回路３で検出する。次にほぼ同じ波形のイメ
ージ信号を入力させる。ここまでは従来例と同一である
が、本発明においてはスイッチＳ１がピーク値側に接続
されＡＤ変換回路６とシェーディング検出回路５には同
じピーク値が入力される。上記ピーク値とシェーディン
グ検出回路４の入力電圧ＶＬＳ及びＡＤ変換回路５の入
力電圧ＶＬ、Ａとはそれぞれの基準電圧である。即ち本
基準電圧の間でイメージ信号入力をデジタル信号に変換
する。言い換えればシェーディング検出回路４とＡＤ変
換回路５でデジタル信号に変換されたイメージ信号を同
じにするには、ピーク値入力と電圧ＶＬＳ、 ＶＬ＾を
調整すればよい。またＡＤ変換回路６は並列形あるいは
逐次比較形のＡＤ変換方式が用いられ、入力イメージ信
号の各画素をデジタル信号に変換する速度を有する。本
デジタル信号を全て記憶して、シェーディング検出回路
４に出力すれば、各画素ごとの歪補正が可能である。
このようにすれば上記デジタル信号を記憶するためのメ
モリ容量がぼう大になる。そこで本発明では急な変動部
の始めの画素のみを記憶し、これを初期値としてシェー
ディング検出回路４を動作させる。
モリ容量がぼう大になる。そこで本発明では急な変動部
の始めの画素のみを記憶し、これを初期値としてシェー
ディング検出回路４を動作させる。
センサアドレスカランタフの出力とすでに記憶した初期
値アドレスａＱ 、ａｌ 、ａ２・・・・・・ａｎ を
コンパレータ８で比較して、まずａＯに一致した時、Ａ
Ｄ変換回路６の出力を初期値メモリ１に記憶すると同時
にシェーディング検出回路４の値を上記初期値に設定す
る。その後１次の初期値アドレスａｔ とセンサアドレ
スが一致するまで、従来例と同様にシェーディング検出
回路４にて歪量を検出しシェーディングメモリ５にその
値を記憶する。以下同様に初期値アドレスごと上記動作
をくり返す。
値アドレスａＱ 、ａｌ 、ａ２・・・・・・ａｎ を
コンパレータ８で比較して、まずａＯに一致した時、Ａ
Ｄ変換回路６の出力を初期値メモリ１に記憶すると同時
にシェーディング検出回路４の値を上記初期値に設定す
る。その後１次の初期値アドレスａｔ とセンサアドレ
スが一致するまで、従来例と同様にシェーディング検出
回路４にて歪量を検出しシェーディングメモリ５にその
値を記憶する。以下同様に初期値アドレスごと上記動作
をくり返す。
情報を含んだイメージ信号をセンサ１０にて読み取った
場合、上記イメージ信号のピーク値をピークホールド回
路３で検出する。シェーディング検出回路４では、上記
イメージ信号と同期して初期値メモリ１．シェーディン
グメモリ５を読み出し、第２図に示すような元のシェー
ディング波形を再生する。スイッチＳ１は再生されたシ
ェーディング波形をＡＤ変換回路６の基準電圧として入
力させる。上記シェーディング波形をもとに正しいデジ
タル・イメージ信号がＡＤ変換回路６の出力として得ら
れる。
場合、上記イメージ信号のピーク値をピークホールド回
路３で検出する。シェーディング検出回路４では、上記
イメージ信号と同期して初期値メモリ１．シェーディン
グメモリ５を読み出し、第２図に示すような元のシェー
ディング波形を再生する。スイッチＳ１は再生されたシ
ェーディング波形をＡＤ変換回路６の基準電圧として入
力させる。上記シェーディング波形をもとに正しいデジ
タル・イメージ信号がＡＤ変換回路６の出力として得ら
れる。
第３図は本発明の一実施例をより詳細に説明するための
ブロック図である。第１図の初期値メモリ１．初期値ア
ドレスメモリ２．シェーディング検出回路４．シェーデ
ィングメモリ５．デジタル・コンパレータ８に関するブ
ロック図である。
ブロック図である。第１図の初期値メモリ１．初期値ア
ドレスメモリ２．シェーディング検出回路４．シェーデ
ィングメモリ５．デジタル・コンパレータ８に関するブ
ロック図である。
４−１はアップ・ダウンカウンタ、４−２はデコーダ、
４−３は抵抗ストリング、４−４はＭＯＳスイッチ、４
−５はアナログ・コンパレータ、４−６はアンプ、４−
７はデルタ（Δ）変換回路、４−８デルタ（Δ）逆変換
回路である。
４−３は抵抗ストリング、４−４はＭＯＳスイッチ、４
−５はアナログ・コンパレータ、４−６はアンプ、４−
７はデルタ（Δ）変換回路、４−８デルタ（Δ）逆変換
回路である。
カウンタ４−１．デコーダ４−２．抵抗ストリング４−
３．ＭＯＳスイッチ４−４．コンパレータ４−５は追従
比較形ＡＤ変換回路を構成する。
３．ＭＯＳスイッチ４−４．コンパレータ４−５は追従
比較形ＡＤ変換回路を構成する。
コンパレータ４−５に入力するイメージ信号とＭＯＳス
イッチ４−４の大小を比べ、この２つの値が等しくなる
ようにカウンタ４−１を動作させる。今、シェーデイン
グ歪をメモリ５に記憶する場合、スイッチＳ２はコンパ
レータ４−５の出力側に接続され、追従比較ＡＤ変換の
動作を実行する。これと同時にΔ変換されたデジタル信
号はメモリ５に記憶される。このときアンプ４−６には
シェーデイング歪信号（全白を読み取った時のイメージ
信号）にほぼ等しい出力が得られる。また第２図にある
ようなセンサアドレスａＱ 、ａｌ・・・・・・ａｎに
おける急な変化は初期値として初期値メモリ１に記憶さ
れると同時に、その値がカウンタ４−１にロードされる
。その結果、変化したイメージ信号の始めの値が初期値
メモリ１に記憶され、かつアンプ４−６の入出力には上
記始めの値が入出力される。このようにして第２図の急
な変化を含むシェーデイング歪がメモリ１，２及び５に
記憶される。次に原稿を読み取ったイメージ信号が入力
すると、これに同期して、メモリ１，２．５を読み出し
、各回路ブロックを動作させることにより、第２図のよ
うなシェーディング波形が再生される。この時スイッチ
Ｓ２はΔ逆変換４−８の出力側に接続される。
イッチ４−４の大小を比べ、この２つの値が等しくなる
ようにカウンタ４−１を動作させる。今、シェーデイン
グ歪をメモリ５に記憶する場合、スイッチＳ２はコンパ
レータ４−５の出力側に接続され、追従比較ＡＤ変換の
動作を実行する。これと同時にΔ変換されたデジタル信
号はメモリ５に記憶される。このときアンプ４−６には
シェーデイング歪信号（全白を読み取った時のイメージ
信号）にほぼ等しい出力が得られる。また第２図にある
ようなセンサアドレスａＱ 、ａｌ・・・・・・ａｎに
おける急な変化は初期値として初期値メモリ１に記憶さ
れると同時に、その値がカウンタ４−１にロードされる
。その結果、変化したイメージ信号の始めの値が初期値
メモリ１に記憶され、かつアンプ４−６の入出力には上
記始めの値が入出力される。このようにして第２図の急
な変化を含むシェーデイング歪がメモリ１，２及び５に
記憶される。次に原稿を読み取ったイメージ信号が入力
すると、これに同期して、メモリ１，２．５を読み出し
、各回路ブロックを動作させることにより、第２図のよ
うなシェーディング波形が再生される。この時スイッチ
Ｓ２はΔ逆変換４−８の出力側に接続される。
初期値メモリ１と初期値アドレスメモリ２を第３図に示
すようなビット構成のＲＡＭにすれば、メモリ１，２の
アドレスを別個に作る必要がなく簡易な構成になる。
すようなビット構成のＲＡＭにすれば、メモリ１，２の
アドレスを別個に作る必要がなく簡易な構成になる。
以上の本発明の一実施例によれば、より少ないメモリ容
量で第２図に示すような急な変化をもつシェーデイング
歪を記憶でき、これを補正することができる。また、従
来の装置では初期値を検出するために、くり返しシェー
デイング歪変形を入力する必要があったが、本発明によ
れば、−回の走査でシェーデイング歪を記憶することも
可能である。
量で第２図に示すような急な変化をもつシェーデイング
歪を記憶でき、これを補正することができる。また、従
来の装置では初期値を検出するために、くり返しシェー
デイング歪変形を入力する必要があったが、本発明によ
れば、−回の走査でシェーデイング歪を記憶することも
可能である。
第４図、第５図は本発明による一実施例の信号処理装置
を駆動するための外部回路の一例である。
を駆動するための外部回路の一例である。
第４図ではＭＰＵ、ＲＡＭ、ＲＯＭあるいはデジタル化
されたイメージ信号出力を処理するための処理回路がシ
ステムバスを介して接続されている。処理回路では多値
のデジタルイメージ信号を２値信号に変換処理したり、
イメージの拡大・縮小処理をじたり、あるいはファクシ
ミリなどでは画像圧縮処理などを実行する。本回路では
ＭＰＵの指令に基づいて、本発明による信号処理装置を
シェーデイング歪記憶モードにしたり、初期値アドレス
を書き込んだり等の動作を行う。
されたイメージ信号出力を処理するための処理回路がシ
ステムバスを介して接続されている。処理回路では多値
のデジタルイメージ信号を２値信号に変換処理したり、
イメージの拡大・縮小処理をじたり、あるいはファクシ
ミリなどでは画像圧縮処理などを実行する。本回路では
ＭＰＵの指令に基づいて、本発明による信号処理装置を
シェーデイング歪記憶モードにしたり、初期値アドレス
を書き込んだり等の動作を行う。
第５図の回路では信号処理装置の動作モード及びセンサ
のシェーデイング歪をＲＯＭの中にあらかじめ書き込ん
でおく。ＲＯＭの内容は初期値メモリ１．初期値アドレ
スメモリ２．シェーディングメモリ５に書き込むべき内
容が含まれる。本回路では電源投込時にＲＯＭの内容を
信号処理装置内のメモリやレジスタに書きうつして動作
する。
のシェーデイング歪をＲＯＭの中にあらかじめ書き込ん
でおく。ＲＯＭの内容は初期値メモリ１．初期値アドレ
スメモリ２．シェーディングメモリ５に書き込むべき内
容が含まれる。本回路では電源投込時にＲＯＭの内容を
信号処理装置内のメモリやレジスタに書きうつして動作
する。
このような構成にすることにより、センサ部に本発明に
よる信号処理装置を実装することも可能である。
よる信号処理装置を実装することも可能である。
第６図は本発明になる他の一実施例のブロック図である
。１１．１２はシフタ、１３は減算回路、１４はデジタ
ルコンパレータ、１５はレジスタ、１６．１７はセレク
タである。
。１１．１２はシフタ、１３は減算回路、１４はデジタ
ルコンパレータ、１５はレジスタ、１６．１７はセレク
タである。
本実施例ではシェーデイング歪の急な変化を自動的に検
出して初期値及び初期値アドレスを各メモリ１，２に記
憶し、これをもとにシェーデイング歪を補正する。セレ
クタ１６．１７は初期値の自動検出モードとあらかじめ
分っている初期値アドレスを外部から書き込むモードと
を切り分けるためのものである。
出して初期値及び初期値アドレスを各メモリ１，２に記
憶し、これをもとにシェーデイング歪を補正する。セレ
クタ１６．１７は初期値の自動検出モードとあらかじめ
分っている初期値アドレスを外部から書き込むモードと
を切り分けるためのものである。
自動検出モードを選んだ場合の動作を説明する。
シェーデイング歪の記憶動作時はスイッチＳＬがピーク
ホールド回路３の出力に接続される。この状態でＡＤ変
換回路６の出力がシフタ１１゜１２に各画素ごと順次移
動する。減算回路１４で各となり会った画素の差（絶対
値）を検出し、上記差をコンパレータ１４で、外部から
設定されたレジスタ１５の値と比較する。即ち、ある任
意の値より上記差が大きい時シェーデイング歪が急な変
化をしていると判定する。その時のセンサアドレスカラ
ンタフの出力から１画素前のアドレスを初期値アドレス
メモリ２に記憶し、かつレジスタ１１の値を初期値とし
て初期値メモリ１に記憶する。以後各メモリを読み出し
て、シェーデイング歪を補正する動作は第１図の一実施
例と同一である。
ホールド回路３の出力に接続される。この状態でＡＤ変
換回路６の出力がシフタ１１゜１２に各画素ごと順次移
動する。減算回路１４で各となり会った画素の差（絶対
値）を検出し、上記差をコンパレータ１４で、外部から
設定されたレジスタ１５の値と比較する。即ち、ある任
意の値より上記差が大きい時シェーデイング歪が急な変
化をしていると判定する。その時のセンサアドレスカラ
ンタフの出力から１画素前のアドレスを初期値アドレス
メモリ２に記憶し、かつレジスタ１１の値を初期値とし
て初期値メモリ１に記憶する。以後各メモリを読み出し
て、シェーデイング歪を補正する動作は第１図の一実施
例と同一である。
第７図は第６図の一実施例を用いて、センサに発生する
一画素の変化（ビット上り、ビット下り）を補正する動
作を説明するための波形図である。
一画素の変化（ビット上り、ビット下り）を補正する動
作を説明するための波形図である。
同図にあるようにビット上りとビット下りの各画素とそ
の次の画素に急な変化を示す信号がコンパレータ１４の
出力に得られる。従って初期値アドレスメモリ２には第
７図のｂｏ 、ｂ１＋ ｂｚ・・・・・・が記憶される
。
の次の画素に急な変化を示す信号がコンパレータ１４の
出力に得られる。従って初期値アドレスメモリ２には第
７図のｂｏ 、ｂ１＋ ｂｚ・・・・・・が記憶される
。
なお、本動作を実行する場合、アドレスｂｒに示すビッ
ト上りの画素はピーク値より上にでてしまう場合も考え
られる。この状態ではｂｌのビット上りは補正できない
。これを防ぐにはピーク値ＶＰＥ＾に１を一定の割合で
増加させＶＰＥＡＩＩとすればよい、第８図は本発明に
よるピークホールド回路３の一実施例を示すブロック図
である。本回路では、ＶＰＥＡＫＩ を出力するための
デコーダ及びＭＯＳスイッチとこれに一定値を加算して
Ｖ ＰＥＡＫ２を出力するためのデコーダ及びＭＯＳス
イッチとで構成される。抵抗ストリングはＱｏｇ関数で
構成されているため、一定値を加算することによって、
定の割合で増加したピーク値ＶＰＥ＾に２を出力するこ
とができる。当然のことであるが抵抗ストリングがリニ
アであれば加算器ではなく掛算器を用いれば同じ効果を
得ることができる。
ト上りの画素はピーク値より上にでてしまう場合も考え
られる。この状態ではｂｌのビット上りは補正できない
。これを防ぐにはピーク値ＶＰＥ＾に１を一定の割合で
増加させＶＰＥＡＩＩとすればよい、第８図は本発明に
よるピークホールド回路３の一実施例を示すブロック図
である。本回路では、ＶＰＥＡＫＩ を出力するための
デコーダ及びＭＯＳスイッチとこれに一定値を加算して
Ｖ ＰＥＡＫ２を出力するためのデコーダ及びＭＯＳス
イッチとで構成される。抵抗ストリングはＱｏｇ関数で
構成されているため、一定値を加算することによって、
定の割合で増加したピーク値ＶＰＥ＾に２を出力するこ
とができる。当然のことであるが抵抗ストリングがリニ
アであれば加算器ではなく掛算器を用いれば同じ効果を
得ることができる。
〔発明の効果〕
本発明によれば、急な変化の数が一定値以下のシェーデ
イング歪を補正するのに、少ないメモリ容量で補正でき
る。すでに述べたように例えば２０にビットのメモリ容
量が１２１６ビツトでよいことになる。
イング歪を補正するのに、少ないメモリ容量で補正でき
る。すでに述べたように例えば２０にビットのメモリ容
量が１２１６ビツトでよいことになる。
第１図は本発明の一実施例のブロック図、第２図は本発
明の詳細な説明するためのシェーデイング歪波形図、第
３図は本発明の一実施例をより詳細に説明するためのブ
ロック図、第４図、第５図は本発明による装置を駆動す
るための外部回路図、第６図は本発明による他の一実施
例のブロック図、第７図は第６図の一実施例による動作
の一例を説明するシェーデイング歪波形図、第８図は本
発明による第６図を実現するためのブロック図である。 １・・・初期値メモリ、２・・・初期値アドレスメモリ
、３・・・ピークホールド回路、４・・・シェーディン
グ検出回路、５・・・シェーディングメモリ、６・・・
ＡＤ変換回路、７・・・センサアドレス・カウンタ、８
・・・デジタルコンパレータ、９・・・センサドライバ
、１０ゝ（−・・′・。 第３図 システムハ゛ス ７ａ７７ 第６図 第７図 第８図 アン７゜
明の詳細な説明するためのシェーデイング歪波形図、第
３図は本発明の一実施例をより詳細に説明するためのブ
ロック図、第４図、第５図は本発明による装置を駆動す
るための外部回路図、第６図は本発明による他の一実施
例のブロック図、第７図は第６図の一実施例による動作
の一例を説明するシェーデイング歪波形図、第８図は本
発明による第６図を実現するためのブロック図である。 １・・・初期値メモリ、２・・・初期値アドレスメモリ
、３・・・ピークホールド回路、４・・・シェーディン
グ検出回路、５・・・シェーディングメモリ、６・・・
ＡＤ変換回路、７・・・センサアドレス・カウンタ、８
・・・デジタルコンパレータ、９・・・センサドライバ
、１０ゝ（−・・′・。 第３図 システムハ゛ス ７ａ７７ 第６図 第７図 第８図 アン７゜
Claims (1)
- 【特許請求の範囲】 １、あらかじめ入力したアナログ信号と記憶し、上記記
憶したアナログ信号を基準として次に入力するアナログ
信号をデジタル化する信号処理装置において、上記アナ
ログ信号の複数の初期値メモリとこれに対応した複数の
初期値アドレスメモリを設けたことを特徴とする信号処
理装置。 ２、第１項において、上記アナログ信号のとなり合つた
サンプリング値の差が与えられた値より大きい場合に新
しい初期値及び初期値アドレスを自動的に設定する手段
を有することを特徴とする信号処理装置。 ３、第１項において、上記１つのサンプリング値が上記
アナログ信号のピーク値をこえる恐れのある場合に、ピ
ーク値を増加させる手段を有することを特徴とする信号
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287707A JPH0654947B2 (ja) | 1988-11-16 | 1988-11-16 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287707A JPH0654947B2 (ja) | 1988-11-16 | 1988-11-16 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135870A true JPH02135870A (ja) | 1990-05-24 |
| JPH0654947B2 JPH0654947B2 (ja) | 1994-07-20 |
Family
ID=17720699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63287707A Expired - Lifetime JPH0654947B2 (ja) | 1988-11-16 | 1988-11-16 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654947B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223978A (ja) * | 1982-06-22 | 1983-12-26 | Matsushita Electric Ind Co Ltd | 映像信号の帯域圧縮方式 |
| JPS61242170A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Chiyou Lsi Eng Kk | 信号処理装置 |
| JPS62204664A (ja) * | 1986-03-05 | 1987-09-09 | Hitachi Ltd | 画像信号補正装置 |
-
1988
- 1988-11-16 JP JP63287707A patent/JPH0654947B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223978A (ja) * | 1982-06-22 | 1983-12-26 | Matsushita Electric Ind Co Ltd | 映像信号の帯域圧縮方式 |
| JPS61242170A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Chiyou Lsi Eng Kk | 信号処理装置 |
| JPS62204664A (ja) * | 1986-03-05 | 1987-09-09 | Hitachi Ltd | 画像信号補正装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654947B2 (ja) | 1994-07-20 |
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